本书全面讲解了fpga系统设计的背景知识、硬件电路设计，硬件描述语言veriloghdl的基本语法和常用语句，fpga的开发工具软件的使用，基于fpga的软核嵌入式系统，fpga设计的基本原则、技巧、ip核，fpga在接口设计领域的典型应用，fpga＋dsp的系统设计与调试，以及数字变焦系统和pci数据采集系统这两个完整的系统设计案例。
本书实例丰富，适合fpga系统设计初学者。
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2023/11/22 22:33:16
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多功能洗衣机，包含正转和反转，即正向和反向计数，和自由设置循环次数和循环时间，包含5秒待机和倒计时警报和紧急情况待机功能，最完整的ise14.7工程
2023/11/21 2:44:43
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本人设计的一个基于FPGA用verilogHDL设计的CRC32模块，供FPGA学习者参考
2023/11/14 21:32:56
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VerilogHDL是一种在广泛的抽象层次设定说明数字系统的硬件描述语言，它支持早期的行为级抽象设计概念，以及后期结构级抽象设计的实现。
在设计过程中，进行逻辑结构设计部分时可以将行为结构和层次化结构混合起来。
本文采用VerilogHDL来设计电梯控制器，其代码具有良好的可读性和易理解性，源程序经quartusII9.0软件平台的综合和仿真.
在设计过程中，进行逻辑结构设计部分时可以将行为结构和层次化结构混合起来。
本文采用VerilogHDL来设计电梯控制器，其代码具有良好的可读性和易理解性，源程序经quartusII9.0软件平台的综合和仿真.
2023/11/9 15:19:24
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设计与验证VerilogHDL作者:吴继华出版社:人民邮电出版年:2006-8页数:228有书签，已OCR识别，可高亮。
2023/11/1 22:11:29
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节省大量硬件资源，16位数字信号到模拟信号的转换器，源代码是用VerilogHDL语言写的，这是我在做FPGA时开发的，其代码内容可以移植到嵌入式系统中……
2023/10/11 10:52:53
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VerilogHDl语言实现CPLD-EPC240与电脑的串口通讯QUARTUS逻辑工程源码，本模块的功能是验证实现和PC机进行基本的串口通信的功能。
需要在//PC机上安装一个串口调试工具来验证程序的功能。
//程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控//制器，10个bit是1位起始位，8个数据位，1个结束//位。
串口的波特律由程序中定义的div_par参数决定，更改该参数可以实//现相应的波特率。
程序当前设定的div_par的值是0x145，对应的波特率是//9600。
用一个8倍波特率的时钟将发送或接受每一位bit的周期时间//划分为8个时隙以使通信同步.
需要在//PC机上安装一个串口调试工具来验证程序的功能。
//程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控//制器，10个bit是1位起始位，8个数据位，1个结束//位。
串口的波特律由程序中定义的div_par参数决定，更改该参数可以实//现相应的波特率。
程序当前设定的div_par的值是0x145，对应的波特率是//9600。
用一个8倍波特率的时钟将发送或接受每一位bit的周期时间//划分为8个时隙以使通信同步.
2023/10/1 12:04:21
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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