使用verilogHDL语言编写IIC协议，用FPGA读取mpu6050数据，其他可用IIC读数器件操作类似
2023/9/5 13:24:57
9K
1
系统阐述数字系统开发的相关知识，主要内容包括EDA技术、FPGA/CPLD器件、Verilog硬件描述语言等。
全书以QuartusⅡ、SynplifyPro软件为平台，以Verilog—1995和Verilog—2001语言标准为依据，以可综合的设计为重点，通过大量经过验证的数字设计实例，系统阐述数字系统设计的方法与技术，由浅入深地介绍Verilog工程开发的知识与技能
全书以QuartusⅡ、SynplifyPro软件为平台，以Verilog—1995和Verilog—2001语言标准为依据，以可综合的设计为重点，通过大量经过验证的数字设计实例，系统阐述数字系统设计的方法与技术，由浅入深地介绍Verilog工程开发的知识与技能
2023/9/3 11:38:39
9.91MB
1
基于FPGA的FM调制与解调，资源为FM工程文件和说明文件，软件QuartusII11.0，语言verilogHDL，调制信号为正弦波，载波信号为正弦波，FM调制直接调频（DDS技术），FM解调非相干解调（微分，取绝对值，低通滤波器）。
一个完整的FM调制/解调系统主要分为模数（AD）转换器、FM调制器/解调器和数模（DA）转换器这三部分。
在本次设计中，信源用正弦波代替，载波同样也是正弦波，在FPGA内部通过DDS产生正弦信号来模拟AD采样数据。
在做FM解调器的实现时，调制器的输出直接在FPGA内部连接解调器的输入，不经过DAC输出与ADC输入，解调器直接输入调制后的离散的波形数据。
如图1所示，直接用数字已调信号代替量化后的模拟已调信号，虚线方框内的部分省略掉了。
一个完整的FM调制/解调系统主要分为模数（AD）转换器、FM调制器/解调器和数模（DA）转换器这三部分。
在本次设计中，信源用正弦波代替，载波同样也是正弦波，在FPGA内部通过DDS产生正弦信号来模拟AD采样数据。
在做FM解调器的实现时，调制器的输出直接在FPGA内部连接解调器的输入，不经过DAC输出与ADC输入，解调器直接输入调制后的离散的波形数据。
如图1所示，直接用数字已调信号代替量化后的模拟已调信号，虚线方框内的部分省略掉了。
2023/9/1 14:48:49
8.01MB
1
采用硬件描述语言verilogHDL写timer,采用golden模型（简单的），用modelsim软件仿真，含整个project。
2023/8/26 22:18:49
42KB
1
在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
15KB