一、 实验目的与要求:用verilog语言编写出一个除法器的代码,并在modelsim中进行功能仿真,认真的完成实验报告。
二、 实验设备(环境)及要求:在modelsim环境下编写代码与测试程序,并仿真;
在synplifypro下编译,设置硬件并综合。
三、 实验内容及步骤:1、 选择除法器的算法,本实验开始采用的是减法实现除法器的例子(比如十进制中的a/b,可先比较a与b的大小,如果a>b,则商加1,a<=a-b,再进行比较大小,直到a<b,商不变,余数为a);2、 选择好算法,进行verilog语言编程,再写好testbench并进行编译与功能仿真;
3、 在中进行初步综合;
4、 完成实验报告;
2023/9/17 9:56:34 290KB verilog 除法器 两种 代码
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这是个串口通信的Verilog代码,代码简单明了。
在顶层收到PC一个字节然后再发给PC。
适合初学者使用
2023/8/30 12:57:42 3.99MB 串口 Verilog TestBench
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SHA-256的一种verilogHDL实现,包括testbench,quartusII可综合。
SHA是一种数据加密算法,该算法经过加密专家多年来的发展和改进已日益完善,现在已成为公认的最安全的散列算法之一,并被广泛使用。
该算法的思想是接收一段明文,然后以一种不可逆的方式将它转换成一段(通常更小)密文,也可以简单的理解为取一串输入码(称为预映射或信息),并把它们转化为长度较短、位数固定的输出序列即散列值(也称为信息摘要或信息认证代码)的过程。
2023/7/21 14:46:12 5KB SHA-256 verilogHDL
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CMAC(AES128)消息验证码的硬件实现,使用Verilog语言,内涵测试testbench文件,并有一个他人写的C语言文档(用来验证)。
亲测可用,感觉csdn给的分数太少了,我可是话费一整天做完的,并且网上并没有这种硬件实现的内容啊!!!
2023/7/15 3:01:02 25KB CMAC AES128 Verilog 硬件实现
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修改了原code中不合理的地方:1、不符合I2C标准的端口处理方式2、增加io_pad接口模块3、testbench中增加I2C协议上拉电路4、修改了原设计中sda信号输出方式不完善的地方5、修改了远设计中SDA,SCL初始状态
2023/7/8 6:50:14 2KB verilog i2c master testbench
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verilog实现的串口收发程序,有详细注释和testbench
2023/6/10 2:14:36 6KB 串口收发 verilog
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此代码是使用verilog实现红外循迹小车的功能,包括所有的源文件及testbench仿真代码,已经通过实际验证
2023/6/7 17:00:54 4.57MB verilog quartus ii 循迹小车
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1.文本程序输入(VerilogHDL)2.功能仿真(ModelSim,查看逻辑功能是否正确,要写一个TestBench)3.综合(SynplifyPro,程序综合成网表)4.布局布线(QuartusII,根据我选定的FPGA器件型号,将网表布到器件中,并估算出相应的时延)5.时序仿真(ModelSim,根据时延做进一步仿真)
2023/6/2 22:36:01 275KB FPGA 串口
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完整的移位寄存器VHDL代码!可以实现双向移位。
包括bit子模块。
并包含testbench代码!
2023/6/2 0:25:29 4KB 移位寄存器 VHDL
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DES加密算法的VHDL以及VERILOG源法度圭表标准及其TESTBENCH
2023/5/10 8:28:52 29KB DES 加密算法 VHDL VERILOG
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡