基于verilog的PRESENT加密算法，包含源码、testbench、QuartusII的波形文件等等，加密结果检验正确，可以通过modelsim看所有中间变量结果。

IIC总线VerilogFGPA模块实现注释详尽初学必备，实现了IIC读写EEPROM，已封装成模块，实例中为了testbench测试，将写入的数据变成了固定值，注释详尽，初学者也能明白，本人初学时编写，完整测试通过/****clk50M :50M输入时钟*resetKey :复位信号*IIC_SDA :IIC数据接口*IIC_SCL :IIC控制时钟接口*RWSignal :读写信号，读1，写0*startSignal :开始执行读命令信号，上升沿触发开始*readLen :需要读取的字节个数*beginAddr :开始读取的地址位置*getNum :当前对应地址获取到的字节值*sendNum :要写入的数据*dpDataOkClk :成功读处理完一个字节信息，读或写,将产生一个上升沿*///`MINCLK_DELAY产生一次计数，产生12次计数可以产生一次IIC_SCL信号的跳变//50M/2/2/MINCLK_DELAY/12=IIC_CLK`defineMINCLK_DELAY 4'd5`defineEEPROM_ADDR 7'b1010000`defineSDA_SENDDATA 1'b1`defineSDA_GETDATA 1'b0`defineREADE_DATASG 1'b1`defineWRITE_DATASG 1'b0moduleIICTest0(clk50M,resetKey,IIC_SDA,RWSignal,startSignal,beginAddr,IIC_SCL,sendNum,getNum,dpDataOkClk);

洗衣机控制器的要求1）设计一个电子定时器，定时时间为99秒，控制洗衣机作如下运转：启动→正转20秒→暂停10秒→反转20秒→暂停10秒→定时时间未到回到“正转20秒→暂停10秒→……”，定时到则停止；
2）若定时到，则停机发出LED全亮作为指示信号；
3）用数码管显示洗涤的剩余时间（秒数），按倒计时方式对洗涤过程作计时显示，直到时间到，停机；
洗涤过程由按下按键开始；
用LED0、LED3、LED6分别表示“正转”、“暂停”、“反转”三个状态，按复位键返回初始状态。
FPGA芯片为XILINX的XC7A100T，软件版本vivado2018.2，程序已经写好绑上自己的管脚就能用，里面有debug和testbench调试程序。

这是个串口通信的Verilog代码，代码简单明了。
在顶层收到PC一个字节然后再发给PC。
适合初学者使用

我是2014级复旦的研究生。
这是用VHDL语言设计的任意的M乘以N位的乘法器。
设计中，被除数和乘数的位数是通过参数来设置的，可由你来修改。
我已写好了testbench。
可放心使用。

测试平台-HDL模型，对初学者写testbench有帮助

基于verilogHDL的FPGA工程，对m序列进行2psk调制解调，包括了testbench文件。

用verilog写的一个ca码的生成代码，内含quartusII的仿真文件（波形和testbench）。

并行结构FIR滤波器的VerilogHDL代码，Vivado工程，含testbench与仿真，仿真结果优秀

简单易懂的spi线，使用Verilog语言编写，里面代码分为spi_master.v;spi_slave.v，并且有仿真环境及testbench代码，强调一点，只是作为快速理解spi总线的，若要用于工程项目的话，还需要添加其他代码，请自行添加。

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。 另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。 为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。