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FPGA数字信号处理（一）数字混频

数字混频的Veriloag代码，Quartus工程，含testbench仿真。
程序设计系统时钟5MHz，625kHz的输入信号与625kHz的本振信号做混频，根据混频原理会得到1.25MHz的和频信号与0Hz（直流），将直流滤除掉得到1.25MHz的有效信号。

2024/6/13 21:10:11 5.14MB FPGA Quartus Verilog

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VerilogC语言实现CRC16校验高低字节分别在前

之前因工作需要，要用到VerilogCRC16校验，找了很多都不能用。
最后找到一个大神用C语言写的各种模式的CRC16校验，亲自用C-Free软件验证了都没问题。
本人把里面的Modbus格式C语言的CRC16校验用Verilog实现，实测没问题。
里面附带TestBench，如果需要仿真可直接自己修改测试。

2024/5/24 22:19:18 34KB Verilog CRC16校验 高字节在前 低字节在前

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同步FIFO代码和testbench

此代码是同步FIFO的Verilog源代码，经上板测试是没有问题的，请大家放心使用

2024/5/7 1:34:12 1KB 同步FIFO

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基于RGMII的以太网MAC的FPGA实现代码

基于RGMII的以太网MAC的FPGA实现代码，整个工程采用VerilogHDL实现，包括测试用例以及功能验证TestBench

2024/4/30 2:07:17 22.85MB RGMII 以太网 MAC FPGA

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奇偶分频器设计源码及testbench

基于Verilog的奇偶分频器设计源码及对应的testbench，供大家一起学习。

2024/4/23 12:37:40 924B verilog fpga 分频器 数字电路

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FPGA数字信号处理（五）VivadoFIRIP核实现

调用Vivado的FIRCompilerIP核完成FIR滤波，含testbench与仿真，仿真结果优秀；
具体说明可参考本人博客。
CSDN博客搜索：FPGADesigner

7.14MB FPGA Vivado FIR Verilog

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verilogHDL16位乘法器实现及testbench文件

适合新手学习verilogHDL语言。
并附有testbench文件，共新手学习使用。
适合新手学习verilogHDL语言。
并附有testbench文件，共新手学习使用。

2024/3/25 9:41:33 2KB testbench+ve HDL 16位乘法器

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FPGA综合系统设计（四）：串口控制的DDS信号发生器

设计一个系统：串口接收频率、相位控制字，控制的DAC输出波形（正弦波、三角波、锯齿波、方波、直流）设计中取DAC输出时钟为50MHz，波形存储深度为512点（取信号的一个周期），用matlab生成mif格式的文件分别存储正弦波、方波、三角波、锯齿波的数据。
含testbench，已在开发板上验证。

2024/2/14 4:45:56 491KB FPGA DDS uart Quartus

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FPGA数字信号处理（三）串行FIR滤波器Verilog设计

串行结构FIR滤波器的VerilogHDL代码，Vivado工程，含testbench与仿真，仿真结果优秀；
具体说明可参考本人博客。
CSDN博客搜索：FPGADesigner

2024/2/4 0:02:48 2.25MB Verilog FPGA Vivado FIR

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Verilog实现4位(可扩展至任意位)带符号加法器_带上下溢出标志位

Verilog实现4位带符号加法器，带有上益出和下溢出标志位，内含TestBench代码，可直接使用。
代码简单修改即可宽展至任意位数的加法器。

2023/9/30 3:22:53 891KB Verilog

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钉钉无人值守自动打卡脚本永不迟到的神器安卓和苹果教程 New!

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。

2024-04-09 15:03 15KB 钉钉 钉钉打卡

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