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串口通信的Verilog代码及TestBench

这是个串口通信的Verilog代码，代码简单明了。
在顶层收到PC一个字节然后再发给PC。
适合初学者使用

2024/8/18 21:42:33 4.13MB 串口 Verilog TestBench

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任意N位和M位的乘法器VHDL实现

我是2014级复旦的研究生。
这是用VHDL语言设计的任意的M乘以N位的乘法器。
设计中，被除数和乘数的位数是通过参数来设置的，可由你来修改。
我已写好了testbench。
可放心使用。

2024/8/16 16:44:30 166KB 任意N位和M位 乘法器 VHDL实现

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编写测试平台-HDL模型的功能验证(中文版,第二版).pdf

测试平台-HDL模型，对初学者写testbench有帮助

2024/8/15 19:37:37 776KB 测试平台-HDL模型

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2psk调制解调

基于verilogHDL的FPGA工程，对m序列进行2psk调制解调，包括了testbench文件。

2024/8/8 14:43:03 13.13MB verilog FPGA bpsk

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ca码生成(verilog)

用verilog写的一个ca码的生成代码，内含quartusII的仿真文件（波形和testbench）。

3KB CA码 verilog fpga quartusII

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FPGA数字信号处理（二）并行FIR滤波器Verilog设计

并行结构FIR滤波器的VerilogHDL代码，Vivado工程，含testbench与仿真，仿真结果优秀

2024/6/17 21:09:15 4.35MB Verilog FPGA Vivado FIR

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spifpgaverilog代码

简单易懂的spi线，使用Verilog语言编写，里面代码分为spi_master.v;spi_slave.v，并且有仿真环境及testbench代码，强调一点，只是作为快速理解spi总线的，若要用于工程项目的话，还需要添加其他代码，请自行添加。

2024/6/16 21:02:20 67KB spi verilog fpga

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FPGA数字信号处理（一）数字混频

数字混频的Veriloag代码，Quartus工程，含testbench仿真。
程序设计系统时钟5MHz，625kHz的输入信号与625kHz的本振信号做混频，根据混频原理会得到1.25MHz的和频信号与0Hz（直流），将直流滤除掉得到1.25MHz的有效信号。

2024/6/13 21:10:11 5.14MB FPGA Quartus Verilog

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VerilogC语言实现CRC16校验高低字节分别在前

之前因工作需要，要用到VerilogCRC16校验，找了很多都不能用。
最后找到一个大神用C语言写的各种模式的CRC16校验，亲自用C-Free软件验证了都没问题。
本人把里面的Modbus格式C语言的CRC16校验用Verilog实现，实测没问题。
里面附带TestBench，如果需要仿真可直接自己修改测试。

2024/5/24 22:19:18 34KB Verilog CRC16校验 高字节在前 低字节在前

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同步FIFO代码和testbench

此代码是同步FIFO的Verilog源代码，经上板测试是没有问题的，请大家放心使用

2024/5/7 1:34:12 1KB 同步FIFO

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钉钉无人值守自动打卡脚本永不迟到的神器安卓和苹果教程 New!

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。

2024-04-09 15:03 15KB 钉钉 钉钉打卡

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