/ 用verilog实现除法器(两种方法）
用verilog实现除法器(两种方法）
用verilog实现除法器(两种方法）
一、 实验目的与要求：用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。
二、 实验设备（环境）及要求：在modelsim环境下编写代码与测试程序，并仿真；
在synplifypro下编译，设置硬件并综合。
三、 实验内容及步骤：1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a＞b,则商加1，a＜=a-b,再进行比较大小，直到a＜b,商不变，余数为a）;2、 选择好算法，进行verilog语言编程，再写好testbench并进行编译与功能仿真；
3、 在中进行初步综合；
4、 完成实验报告；
本软件ID:3786787
一、 实验目的与要求：用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。
二、 实验设备（环境）及要求：在modelsim环境下编写代码与测试程序，并仿真；
在synplifypro下编译，设置硬件并综合。
三、 实验内容及步骤：1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a＞b,则商加1，a＜=a-b,再进行比较大小，直到a＜b,商不变，余数为a）;2、 选择好算法，进行verilog语言编程，再写好testbench并进行编译与功能仿真；
3、 在中进行初步综合；
4、 完成实验报告；
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评论信息
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我就是666呀:太棒了，写的很清楚2018-07-31 -
qq_33355583:深入淺出的講解,非常實用~2017-10-20
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qianmo1210:写的很详细，谢谢楼主2017-02-16
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倔强的铜钱草:详细地介绍了除法器的两种实现方法。不过，在语言表达上有些瑕疵，阻碍理解。2016-09-28
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zhouxiaoxiaodou:写的不错，很详细，有用2016-03-28
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