新尽头FPGA开拓指南V1.3−ALIENTEK新尽头NewStart开拓板教程供学习使用，若有需要能够买新尽头开拓板。
FGPA能做甚么呢？能够毫不侈靡地讲，FGPA能实现任何数字器件的成果，上至高成果CPU，下至约莫的74电路，均能够用FGPA来实现。
FGPA彷佛一张白纸或者是一沉积木，工程师能够经由传统的原理图输入或者硬件描摹语言(如VerilogHDL、VHDL)从容中间案一个数字体系。
经由软件仿真，能够当时验证方案的准确性。
在PCB(电路印制板)实现之后，还能够行使FGPA的在线更正才气，随时更正方案而不用窜改硬件电路。
使用FGPA来开拓数字电路，能够大大提前方案功夫，削减PCB面积，普及体系的牢靠性。
FGPA能做甚么呢？能够毫不侈靡地讲，FGPA能实现任何数字器件的成果，上至高成果CPU，下至约莫的74电路，均能够用FGPA来实现。
FGPA彷佛一张白纸或者是一沉积木，工程师能够经由传统的原理图输入或者硬件描摹语言(如VerilogHDL、VHDL)从容中间案一个数字体系。
经由软件仿真，能够当时验证方案的准确性。
在PCB(电路印制板)实现之后，还能够行使FGPA的在线更正才气，随时更正方案而不用窜改硬件电路。
使用FGPA来开拓数字电路，能够大大提前方案功夫，削减PCB面积，普及体系的牢靠性。
2023/4/5 18:48:18
41.22MB
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秒表输入的值展现规模为00.00~99.99，高位在前，低位在后，数码管展现需要经由BCD-七段数码管编译（实际法度圭表标准编写的是八段的数码管——即加之）。
上电后，展现0000，行使两个按钮S一、S2抑制计时。
法度圭表标准是经由教师的试验箱测试过的，能够实现秒表的底子成果
上电后，展现0000，行使两个按钮S一、S2抑制计时。
法度圭表标准是经由教师的试验箱测试过的，能够实现秒表的底子成果
2023/3/26 3:46:22
4.68MB
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VerilogHDL低级数字方案（第二版）课后作业Verilog代码，很全的资料哦！
2023/3/25 2:33:37
488KB
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本书从用户的角度全面阐述了VerilogHDL语言的重要细节和基本设计方法，并详细引见了Verilog2001版的主要改进部分。
本书重点关注如何应用Verilog语言进行数字电路和系统的设计和验证，而不仅仅讲解语法。
全书从基本概念讲起，并逐渐过渡到编程语言接口以及逻辑综合等高级主题。
书中的内容全部符合VerilogHDLIEEE1364-2001标准。
本书重点关注如何应用Verilog语言进行数字电路和系统的设计和验证，而不仅仅讲解语法。
全书从基本概念讲起，并逐渐过渡到编程语言接口以及逻辑综合等高级主题。
书中的内容全部符合VerilogHDLIEEE1364-2001标准。
2023/3/19 0:53:08
13.46MB
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基于Quartus13.0的EDA课程的Verilog代码2.基本要求（1）根据图1分析一辆车进入停车场时两个传感器ab依次产生的信号序列及对应的状态；
（2）设计一个有限状态机FSM，根据两个传感器信号，确定能否有车辆进入停车场，考虑可能有行人干扰或其他非正常状况。
当检测到一辆车真正进入停车场时（以车辆尾部离开传感器为准），计数器加1。
使用开关模拟两个传感器信号，用一个7段数码管显示进入停车场的车辆数。
选择合适的时钟频率，电路应具有复位控制。
3.提高部分在基本要求基础上，设计一个有限状态机FSM，当检测到车辆进入或离开停车场时，计数器加1或减1（假设停车场只有一个出入口），用一个7段数码管显示停车场里停留的车辆数。
（2）设计一个有限状态机FSM，根据两个传感器信号，确定能否有车辆进入停车场，考虑可能有行人干扰或其他非正常状况。
当检测到一辆车真正进入停车场时（以车辆尾部离开传感器为准），计数器加1。
使用开关模拟两个传感器信号，用一个7段数码管显示进入停车场的车辆数。
选择合适的时钟频率，电路应具有复位控制。
3.提高部分在基本要求基础上，设计一个有限状态机FSM，当检测到车辆进入或离开停车场时，计数器加1或减1（假设停车场只有一个出入口），用一个7段数码管显示停车场里停留的车辆数。
2023/3/13 19:41:47
3.14MB
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本设计是采用EDA技术设计的一种8B/10B编解码电路,实现了在高速的串行数据传输中的直流平衡。
利用verilogHDL逻辑设计语言，经过modelsim、quartusII的仿真和下载验证，实现其编码和解码的功能。
该编解码电路设计大体上可以由五个模块构成，分别是默认编码模块、差异度计算模块、编码校正模块、并串转换模块、显示模块。
采用VerilogHDL描述、modelsim10.2a进行功能仿真、QuartusII13.1进行FPGA逻辑综合和适配下载，最初在Alter公司的CycloneIVE的芯片EP4CE6F17C8上实现并完成测试。
资源包中附有quartusII的项目文件和代码,直接打开即可使用。
利用verilogHDL逻辑设计语言，经过modelsim、quartusII的仿真和下载验证，实现其编码和解码的功能。
该编解码电路设计大体上可以由五个模块构成，分别是默认编码模块、差异度计算模块、编码校正模块、并串转换模块、显示模块。
采用VerilogHDL描述、modelsim10.2a进行功能仿真、QuartusII13.1进行FPGA逻辑综合和适配下载，最初在Alter公司的CycloneIVE的芯片EP4CE6F17C8上实现并完成测试。
资源包中附有quartusII的项目文件和代码,直接打开即可使用。
2023/3/13 4:33:55
3.88MB
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BCD码减法实现程序，非常完整，采用VerilogHDL言语实现。
-BCDsubtractiontoachieveprogramcode,verycomplete,usingVerilogHDLlanguage.
-BCDsubtractiontoachieveprogramcode,verycomplete,usingVerilogHDLlanguage.
2023/3/12 6:24:42
49KB
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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