用Verilog语言设计的流水线CPU,资源里包含了源代码及流水线CPU结构图,与大家分享下
2024/11/3 22:55:31 9.74MB MIPS Verilog
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计算机组成原理课程作业:使用verilog完成1、完成四十余条MIPS指令;
2、使用五级流水线;
3、单发射,无cache,无分支预测,使用延迟槽;
4、含测试代码和说明文档。
2024/9/24 12:23:17 8.23MB verilog MIPS 流水线 CPU
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DSP是一种快速强大的微处理器,独特之处在于它能即时处理资料,正是这项即时能力使得DSP最适合支援无法容忍任何延迟的应用。
DSP芯片的内部采用程序和数据分开的哈佛结构,具有专门的硬件乘法器,广泛采用流水线操作,提供特殊的DSP指令,可以用来快速的实现各种数字信号处理算法。
  现在DSP产品很多,定点DSP有200多种,浮点DSP有100多种。
DSP芯片的主要供应商有TI,ADI,Motorola,Lucent和Zilog等,其中TI占有最大的市场份额。
主导产品:TI公司的TMS320C54xx(16bit定点)、TMS320C55xx(16bit定点)、
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简单的流水线CPU,报告原始设计图,VerilogHDL语言的代码,已经Quartus工程项目设计文档等等
2024/7/13 1:55:48 27.58MB 流水线CPU 代码
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微机原理课程大作业,大家可以参考。
由多个v文件组成,包括了ALU、控制器、存储器、各种寄存器、多路选择器、符号扩展器、流水线、冒险、前传都有。
并且各文件的接口很清晰。
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流水线有符号除法器FPGA实现,可直接仿真,内附除法器原理及激励文件
2024/5/26 22:03:27 6MB verilog 除法器
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使用了verilog写的五级流水线。
处理过了hazard,还有stall。
2024/5/18 8:11:28 24KB verilog CPU 五级流水线
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Verilog实现MIPS处理器部分指令,不乏存在错误,还请指出。
2024/5/6 8:15:07 179KB MIPS
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MIPS五级整数流水线模拟系统的实验报告,有简单的设计文档和源代码
2024/5/5 7:45:12 969KB mips 模拟器 simulator
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带冒险的5级MIPS流水线设计报告,24页十分详细,与资源Vivado下用Verilog编写的带冒险的5级MIPS流水线配合使用
2024/4/25 11:57:09 2.82MB Verilog MIPS流水线
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡