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qpsk的verilog实现

在校研究生，本人亲手写的，硬件测试过。

2019/6/9 17:31:21 2.39MB qpsk verilog

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FPGA数字时钟（含闹钟）

6位数字时钟，verilog实现，方便移植，含闹钟设置，代码中闹钟部分以led闪烁表示，可修正，欢迎提问

2016/5/3 3:49:34 2.39MB 闹钟时钟 verilog Quartus

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模仿MIPS流水线处理器的verilog源代码

用verilog实现的mips流水线处理器的源代码，包括控制器、算术逻辑单元ALU、数据存储器、指令存储器、寄存器堆、外设单元以及

2016/7/5 7:31:43 15KB cpu源代码

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二阶IIR滤波器的verilog的实现

本资源用verilog实现二阶IIR滤波器，经过vivado仿真，代码可用，代码中的滤波器系数要经过matlab的fdatool生成。

2020/9/15 22:44:34 6KB FPGA IIR verilog

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国密SM4算法Verilog实现

课程设计，实现绝对简单，可作参考。
Verilog实现国密SM4分组密码算法，实验环境为QuartusII9.0。

2016/1/24 7:05:53 38KB 国密 SM4 Verilog Quartus

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verilog实现fpu

verilog实现的fpu，可用dc综合成门级网表，用astro规划布线，有pipeline的实现

2016/6/13 18:50:53 128KB verilog fpu dc astro

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一个简单双核CPU的verilog实现（加中缀、异常处理，已通过实验箱验证）

一个简单双核CPU的verilog实现（加中缀、异常处理已通过实验箱验证）可以实现双核交替访存，提高访问存储器效率，同时可以通过内存数据区实现双核数据的共享。

2020/1/4 5:01:29 30KB 双核 verilog CPU 实验箱

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Huffman编码、解码器的Verilog实现

使用Modelsim通过Verilog言语实现Huffman编码器、解码器，并在一个总的testbench中对其进行测试与联调

2022/9/7 10:22:25 141KB Huffman Verilog

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verilog实现OFDM基带

verilog实现OFDM基带开发工具：QuartusII15.0(64-bit)ModelsimSE-6410.2cFPGA型号：CycloneVSXSoC—5CSXFC6D6F31C6N硬件平台：SoCKit(CycloneV)+ARRADIO(AD9361)目录阐明matlab_sim:ofdm基带发送部分matlab仿真代码scripts:Modelsim功能仿真脚本文件sim：Modelsim功能仿真工作目录及输出结果source：ofdm基带发送部分Verilog代码及其功能仿真代码synthesis：QuartusII工程文件tb:ofdm基带发送部分功能仿真顶层文件Modelsim功能仿真ofdm基带发送部分切换modelsim路径至scripts目录下，执行dotx_msim.tcl

2022/9/7 3:17:40 32.27MB verilog ofdm 基带

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3-8译码器verilog代码

verilog实现的3-8译码器，开发环境vivado2016，运用modelsim仿真测试

2022/9/6 3:51:50 472KB verilog

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钉钉无人值守自动打卡脚本永不迟到的神器安卓和苹果教程 New!

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。

2024-04-09 15:03 15KB 钉钉 钉钉打卡

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