本项目主要利用Verilog语言设计一一个基于MIPS架构的CPU。
分别设计指令存储器、寄存器堆、ALU、取指令部件、数据存储器、立即数处理单元、主单元控制器、ALU控制单元。
将这些单元连城数据通路，再结合控制单元合成CPU下板验证。
并基于该cpu完成了串口收发数据的驱动，并下板测试，功能正确。
该代码是基于EP4CE10F17C8开发板的，可直接下板，其他开发板只需稍做改变即可用
分别设计指令存储器、寄存器堆、ALU、取指令部件、数据存储器、立即数处理单元、主单元控制器、ALU控制单元。
将这些单元连城数据通路，再结合控制单元合成CPU下板验证。
并基于该cpu完成了串口收发数据的驱动，并下板测试，功能正确。
该代码是基于EP4CE10F17C8开发板的，可直接下板，其他开发板只需稍做改变即可用
2024/12/10 11:11:03
13.13MB
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计算机组成原理实验多周期CPU设计VivadoMIPS基本指令都有实现，包括bgtzjjalbne等等基本指令
2024/11/9 19:19:29
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包括两个部分第一部分是基于verilog的多周期cpu代码，第二部分是cpu运行时的流程与各个部件均以图的形式表示出来，也就是是我实验报告中的截图，清晰形象。
2024/10/14 20:32:15
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本科生计算机组成原理课程大作业，使用XilinxN4开发板，实验过程中实现了：54条指令的多周期MIPS指令集CPU的设计
2024/8/14 11:57:23
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一个VerilogHDL语言实现的MIPS指令系统多周期CPU，内附源代码，设计图及详细设计文档，以及运行结果截图。
2024/3/13 13:05:47
11.85MB
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计算机组成课程作业源码。
MIPS单周期/多周期流水线设计，多周期流水线实现了数据冒险，控制冒险。
代码结构清晰，欢迎交流讨论。
MIPS单周期/多周期流水线设计，多周期流水线实现了数据冒险，控制冒险。
代码结构清晰，欢迎交流讨论。
2023/9/15 0:52:04
168KB
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RISC_V多周期CPU设计，里面包含基于最新提出的RISC_V指令集设计的多周期CPU，使用Verilog语言，代码正文详细，提供官方给出的测试样例，RV32I基本整数指令四十多条指令都有实现，波形仿真通过。
2018/9/6 6:24:35
60KB
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采用多周期方式实现了MIPS的54条指令，包含CP0，具体指令参见压缩包中的PDF文件。
配有54条指令仿真测试的coe文件以及每一条指令单独测试文件和测试结果，在Vivado2016和Modelsim上验证通过。
同时配有数据输入输出关系表，控制信号变化关系表，多周期形态转移图以及总数据通路。
配有54条指令仿真测试的coe文件以及每一条指令单独测试文件和测试结果，在Vivado2016和Modelsim上验证通过。
同时配有数据输入输出关系表，控制信号变化关系表，多周期形态转移图以及总数据通路。
2016/2/6 22:47:55
1.75MB
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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