开发环境为quartus2，采用verilog语言，详细的写出了SVM决策函数，可根据自己的要求改变输入数据类型以及SVM训练model的参数，即可输出判断结果。
供大家参考学习。
供大家参考学习。
2023/7/20 0:57:16
12.3MB
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文件包含杜勇老师著作的《数字通信同步技术的MATLAB与FPGA实现Xilinx/VHDL版》（2017年版）随书光盘
2023/7/18 6:42:44
20.79MB
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基于FPGA的交通灯设计使用VHDL语言编写基于FPGA的交通灯设计使用VHDL语言编写基于FPGA的交通灯设计使用VHDL语言编写基于FPGA的交通灯设计使用VHDL语言编写
2023/7/17 20:10:34
6.11MB
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对一幅图像实现了基于FPGA的中值滤波，采用Verilog编程实现，并且进行了matlab的仿真验证，二者结果相同。
2023/7/17 15:43:02
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随着转换器分辨率和速度的提高，对更高效率接口的需求也随之增长。
JESD204接口可提供这种高效率，较之CMOS和LVDS接口产品在速度、尺寸和成本上更有优势。
采用JESD204的设计具有更高的接口速率，能支持转换器的更高采样速率。
此外，引脚数量的减少使得封装尺寸更小且布线数量更少，这些都让电路板更容易设计并且整体系统成本更低。
该标准可以方便地调整，从而满足未来需求.2006年4月，JESD204最初版本发布。
该版本描述了转换器和接收器（通常是FPGA或ASIC）之间几个G比特的串行数据链路。
JESD204接口可提供这种高效率，较之CMOS和LVDS接口产品在速度、尺寸和成本上更有优势。
采用JESD204的设计具有更高的接口速率，能支持转换器的更高采样速率。
此外，引脚数量的减少使得封装尺寸更小且布线数量更少，这些都让电路板更容易设计并且整体系统成本更低。
该标准可以方便地调整，从而满足未来需求.2006年4月，JESD204最初版本发布。
该版本描述了转换器和接收器（通常是FPGA或ASIC）之间几个G比特的串行数据链路。
2023/7/17 6:38:49
1.96MB
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报告里面详细记载着流程图、程序以及说明、试验结果等等，是一个比较全面的参考资料！
2023/7/17 0:22:39
295KB
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本模块是JESD204B发送模块的代码，FPGA采用XILINX，开发软件为vivadio,带仿真，对于学习jesd204b很有用处
2023/7/16 9:24:34
42.5MB
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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