VerilogHDl语言实现CPLD-EPC240与电脑的串口通讯QUARTUS逻辑工程源码，本模块的功能是验证实现和PC机进行基本的串口通信的功能。
需要在//PC机上安装一个串口调试工具来验证程序的功能。
//程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控//制器，10个bit是1位起始位，8个数据位，1个结束//位。
串口的波特律由程序中定义的div_par参数决定，更改该参数可以实//现相应的波特率。
程序当前设定的div_par的值是0x145，对应的波特率是//9600。
用一个8倍波特率的时钟将发送或接受每一位bit的周期时间//划分为8个时隙以使通信同步.
需要在//PC机上安装一个串口调试工具来验证程序的功能。
//程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控//制器，10个bit是1位起始位，8个数据位，1个结束//位。
串口的波特律由程序中定义的div_par参数决定，更改该参数可以实//现相应的波特率。
程序当前设定的div_par的值是0x145，对应的波特率是//9600。
用一个8倍波特率的时钟将发送或接受每一位bit的周期时间//划分为8个时隙以使通信同步.
2023/10/1 12:04:21
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使用verilogHDL语言编写IIC协议，用FPGA读取mpu6050数据，其他可用IIC读数器件操作类似
2023/9/5 13:24:57
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采用quarterii，VerilogHDL语言，DE2-70开发板做VGA部分实验的时候会有用
2023/8/12 15:48:39
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提出一种基于FPGA的HDB3编解码实现方式，给出VerilogHDL语言的实现方式以及仿真波形，实现硬件电路的方案以及测试，付与该方式方案的HDB3编解码器已经使用于相关试验配置配备枚举中。
2023/5/15 1:55:38
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以太网EMACIP核，veriloghdl语言源码，内含齐全源码以及测试代码，阐发文档。
2023/5/4 0:41:19
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基于FPGA的开关电源供电体系，使用VerilogHDL语言在FPGA体系上实现开关电源供电体系.能够作为初学者开拓做参考，也能够使用于供电体系
2023/4/8 17:53:06
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秒表输入的值展现规模为00.00~99.99，高位在前，低位在后，数码管展现需要经由BCD-七段数码管编译（实际法度圭表标准编写的是八段的数码管——即加之）。
上电后，展现0000，行使两个按钮S一、S2抑制计时。
法度圭表标准是经由教师的试验箱测试过的，能够实现秒表的底子成果
上电后，展现0000，行使两个按钮S一、S2抑制计时。
法度圭表标准是经由教师的试验箱测试过的，能够实现秒表的底子成果
2023/3/26 3:46:22
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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