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verilog设计2倍频

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verilog设计2倍频
用verilogHDL语言通过两种方法实现设计2倍频 本软件ID:2231395

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friend_huihui:

思路是对的，编译有问题2017-04-24
linlindzh:

利用寄存器的延迟时间,得到两个同频不同向的时钟信号,就可以实现2倍频,一次类推可以实现2^n次倍频.2014-12-12
zhfe0414:

频率较高时无法倍频2014-10-15
Jorn兰博:

不知奇数倍频怎么办2014-05-15
skystar3595:

原理还是可以理解的，编译有点问题2014-05-14

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