里面有分别用电路原理图和Verilog代码写的生成golg序列和m序列的模块，是.v和.bdf文件，可以直接拿来使用，对于通信和电子专业的同学有很大的参考意义，毕设时候写的。
2023/12/11 20:15:07
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Veriog写的并行CRC32校验//8位并行CRC-32的异或表达式：assigncrc8[0]=crc[30]^d[7]^crc[24]^d[1];assigncrc8[1]=crc[30]^crc[31]^d[6]^d[7]^crc[24]^d[0]^crc[25]^d[1];assigncrc8[2]=crc[30]^crc[31]^d[5]^d[6]^d[7]^crc[24]^crc[25]^crc[26]^d[0]^d[1];assigncrc8[3]=d[4]^crc[31]^d[5]^d[6]^crc[25]^crc[26]^crc[27]^d[0];
2023/12/10 3:43:17
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Verilog做的贪吃蛇游戏，基于EGO1开发板，使用VGA显示，PS2键盘控制，完整的Vivado2017.1工程
2023/12/9 14:45:05
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ADS8329Verilogfpga驱动源码，2.7V至5.5V16位1MSPS串行模数转换器ADC芯片ADS8329数据采集的verilog代码，已经用在工程中，可以做为你的设计参考。
2023/12/7 20:47:51
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此工程是Verilog编写的运动计时器，数码管显示计时时间，有暂停和清零的功能烧写到板子里好用
2023/12/6 20:25:02
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FPGA实现LVDS信号输出LCD控制器verilog。
FPGA实现LVDS信号输出，可输出所需要的RGB等画面，LVDS是单通道输出verilog控制24寸TFTFPGALVDSLCDverilogTFT
FPGA实现LVDS信号输出，可输出所需要的RGB等画面，LVDS是单通道输出verilog控制24寸TFTFPGALVDSLCDverilogTFT
2023/12/4 12:47:58
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Verilog实现uart串口协议，波特率可选9600、19200、38400、115200。
8位数据为，1位校验位，1位停止位。
核心代码包括UART,TX，RX，Baud，FIFO，以及uart_tb测试激励文件，可以做为你的设计参考。
8位数据为，1位校验位，1位停止位。
核心代码包括UART,TX，RX，Baud，FIFO，以及uart_tb测试激励文件，可以做为你的设计参考。
2023/12/3 4:47:29
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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