本实例是使用verilogHDL语言来进行16位cpu设计。
2024/11/30 14:53:25 430KB verilog cpu
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中山大学计组实验单周期CPU设计实验报告及项目代码
2024/11/24 5:39:47 2.73MB 计组实验
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一个简单的用verilog语言描述的RISC_CPU的例子,这个例子结构简单,对于初学者很有用
678KB verilog RISC CPU
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 设计一台微程序控制的模型计算机1) 拟定指令系统(含机器指令的字长、格式、寻址方式及指令的种类等)2) 设计数据通路,给出模型机中所含的部件及其间的连接,以及信息在数据通路中传送时所需的微命令。
3) 设计微程序的流程图4) 设计微指令5) 编写微程序6) 使用VHDL编码,仿真检测实验的功能是否达到设计要求其中包含完整的课设报告以及源程序。
2024/11/18 3:04:56 817KB 微程控制CPU
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计算机组成原理实验多周期CPU设计VivadoMIPS基本指令都有实现,包括bgtzjjalbne等等基本指令
2024/11/9 19:19:29 144KB 多周期CPU
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用Verilog语言设计的流水线CPU,资源里包含了源代码及流水线CPU结构图,与大家分享下
2024/11/3 22:55:31 9.74MB MIPS Verilog
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计算机组成原理课程作业:使用verilog完成1、完成四十余条MIPS指令;
2、使用五级流水线;
3、单发射,无cache,无分支预测,使用延迟槽;
4、含测试代码和说明文档。
2024/9/24 12:23:17 8.23MB verilog MIPS 流水线 CPU
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含数据通路图、状态转换图、相关文档、verilog源码以及测试代码
2024/9/7 0:57:48 615KB 计组课设
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基于VHDL的简易CPU设计(内附详细实验报告)
2024/8/27 16:41:07 2.55MB VHDL 简易CPU设计 数电实验
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这是计算机组成原理的R-I型CPU设计的相关文件,里面包括各模块代码以及仿真实验的代码,使用ISE编写。
2024/8/20 10:37:36 8.57MB Verilog ISE CPU
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡