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使用verilogHDL16位cpu设计

上传者: xiongmg1986125 | 上传时间:2024/11/30 14:53:25 | 文件大小:430KB | 文件类型:zip
使用verilogHDL16位cpu设计
本实例是使用verilogHDL语言来进行16位cpu设计。
本软件ID:822758

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评论信息

  • herosmiling:
    做计组实验报告的时候,可以参考2018-04-26
  • stonexjr3:
    注释不太好,内容不错,挺有帮助的,如果能有更新的资源就好了2014-05-04
  • kingsloveqzy:
    非常好的资源,文档非常详细,但是貌似最终不能放到班子上,还在实验。2012-10-21
  • wantDM:
    不错,文档很详细2012-10-06
  • wlweidian:
    还没太细看,但感觉很不错,有设计模块与测试模块源代码,还有一个word详细介绍了设计思路,只不过程序打开后注释是乱码2011-12-18

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