基于MIPS指令集的32位五级流水线的CPU设计与Verilog实现。
该CPU可以实现28条基本指令。
基于SMIC0.25μm工艺库,使用DesignCompile与NCVerilog对设计分别进行逻辑综合和后仿,根据面积、时序等信息对设计进行了优化。
最初,为该CPU添加了共享总线,以及UART与GPIO接口,实现了一个简单的SoC,并编写了测试代码,在Modelsim上完成了功能仿真和时序仿真。
2015/4/3 17:36:36 63KB SOC代码
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单周期的整个项目,在电脑上安装vivado即可添加项目,我个人使用的是15版的。
另外需要看波形图的,点击仿真,调理相关参数即可
2020/6/4 7:18:17 655KB CP verilog single computer
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单周期的整个项目,在电脑上安装vivado即可添加项目,我个人使用的是15版的。
另外需要看波形图的,点击仿真,调理相关参数即可
2020/6/4 7:18:17 655KB CP verilog single computer
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基于Xilinxvivado工具开发。
运转平台:DigilentBasys3开发板,运转tcl文件即可完成工程的综合、布线、bit生成。
2021/9/10 12:31:29 1.48MB FPGA Verilog 示波器
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SPI工作于模式3,与铁电存储器FM25V01通讯实现存储器的读写,已在实验板上实现
2021/9/13 4:11:34 24KB SPI Verilog
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使用硬件描述言语编写的加密算法实现,已经通过FPGA验证。
2020/1/1 23:06:32 86KB AES,加密
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verilog编程实现了MIPSCPU的多周期实现。



































2020/2/5 16:20:40 166KB verilog MIPS CPU modelsim
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这个资源的SPI_salver部分主要来源于博客,我本人修改了一部分。
SPI_master部分是我本人写的,同时添加了testbench文件,在vivado平台上仿真通过,K7硬件上也验证成功。
建议先看我的博客再下载。
2015/7/22 19:46:52 4KB verilog FPGA SPI master
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三段式形态机四种形态循环实现18盏led灯四种不同显示方式
2016/3/2 13:49:40 3KB verilog 流水灯/跑马灯
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其中包含1.利用logisim实现斐波那契数列、Moore及Mealy型有限形态机等题目的电路,及利用logisim实现单周期CPU。
2.利用verilog实现单周期及多周期流水线CPU。
3.利用Mars编写汇编,包括哈密顿回路、循环递归等题目代码
2022/10/4 10:00:08 10.17MB logisim ISE&verilog; Mars汇编 CPU流水线
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡