本资源中的串口收发协议带奇偶校验，能够实现纵情字符串的收发成果，相对于可用，开拓货物是ISE14.7，用Verilog语言实现。
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2023/4/15 2:21:19
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本设计是采用EDA技术设计的一种8B/10B编解码电路,实现了在高速的串行数据传输中的直流平衡。
利用verilogHDL逻辑设计语言，经过modelsim、quartusII的仿真和下载验证，实现其编码和解码的功能。
该编解码电路设计大体上可以由五个模块构成，分别是默认编码模块、差异度计算模块、编码校正模块、并串转换模块、显示模块。
采用VerilogHDL描述、modelsim10.2a进行功能仿真、QuartusII13.1进行FPGA逻辑综合和适配下载，最初在Alter公司的CycloneIVE的芯片EP4CE6F17C8上实现并完成测试。
资源包中附有quartusII的项目文件和代码,直接打开即可使用。
利用verilogHDL逻辑设计语言，经过modelsim、quartusII的仿真和下载验证，实现其编码和解码的功能。
该编解码电路设计大体上可以由五个模块构成，分别是默认编码模块、差异度计算模块、编码校正模块、并串转换模块、显示模块。
采用VerilogHDL描述、modelsim10.2a进行功能仿真、QuartusII13.1进行FPGA逻辑综合和适配下载，最初在Alter公司的CycloneIVE的芯片EP4CE6F17C8上实现并完成测试。
资源包中附有quartusII的项目文件和代码,直接打开即可使用。
2023/3/13 4:33:55
3.88MB
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quartus环境下工程，本人写的sipo和piso两个模块，用verilog分别实现串并转换和并串转换，通俗易懂
2023/2/18 13:07:18
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曼彻斯特编码技术用电压的变化表示“0”和“1”。
规定在每个码元两头发生跳变。
高→低的跳变表示“0”，低→高的跳变表示为“1”，也就是用“01”表示“0”，用“10”表示“1”。
每个码元两头都要发生跳变，接收端可将此变化提取出来作为同步信号，使接收端的时钟与发送设备的时钟保持一致。
规定在每个码元两头发生跳变。
高→低的跳变表示“0”，低→高的跳变表示为“1”，也就是用“01”表示“0”，用“10”表示“1”。
每个码元两头都要发生跳变，接收端可将此变化提取出来作为同步信号，使接收端的时钟与发送设备的时钟保持一致。
2022/11/14 16:39:41
3KB
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包含有符号除法器以及无符号除法器的Verilog源码，同时带有tb文件用于仿真测试，在Vivado和Modelsim上验证经过
2021/11/1 20:21:38
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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