使用了verilog写的五级流水线。
处理过了hazard,还有stall。
2024/5/18 8:11:28 24KB verilog CPU 五级流水线
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此代码是同步FIFO的Verilog源代码,经上板测试是没有问题的,请大家放心使用
2024/5/7 1:34:12 1KB 同步FIFO
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清华大学电子系微机原理课程设计题目。
4人合作完成。
包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。
Quartus仿真实现了32位RISC微处理器,支持数据处理(包括乘除法),数据传送,子程序调用,中断及跳转。
时序仿真主频可达70MHz。
采用Tomasulo算法处理指令流水中的数据相关,并提出了一种对Tomasulo就够的改进。
设计了Cache结构提高访存效率。
2024/3/13 17:01:33 3.42MB Cache
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家用防盗报警器的Verilog源代码及原理图
2024/3/6 20:34:36 939KB 防盗报警器 Verilog
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基于FPGA的出租车计价器设计verilog源代码
2023/12/3 4:21:55 2.85MB FPGA 出租车计价器 verilog源代码
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利用FPGA实现QPSK调制的Verilog源代码,简单实用。
2023/11/3 13:24:16 1.84MB QPSK;FPGA
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给大家分享一个我写的用FPGA实现的实时连通区识别源代码。
具体介绍请看下文。
源代码附件里有,或者给我发邮件索取此算法的特点是:1)仅用一片低端FPGA即可实现,无需外接任何存储器。
用Xilinx的LX25就能装下,大概只用了十几个块RAM,其余的逻辑也不多。
2)实时性高,延时固定且很小。
由于该方法进行的是并行流水线处理,即对图像扫描一遍就可完成对所有连通区域的识别,因此识别每个连通区域的延时都是固定的,并不会因为图像中连通区域多,延时就增加。
该延时也很小,约扫描十几行图像的时间。
其实该算法用嵌入式cpu或dsp也可以实现,也可以做到消耗内存少,延时小。
3)能同时给出连通区域的各种统计信息。
该方法在识别出连通区域的同时还能给出该连通区域的面积、周长、外切矩形中心点坐标等统计信息。
还可以统计出该连通区内某特定颜色的点有多少个之类的信息。
4)可靠性高。
对一些特殊形状的连通区,例如U型W型等,都能识别并给出正确的统计信息。
2023/10/2 11:07:01 559KB 连通区识别
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常见的乘法器Verilog源代码及仿真结果
2023/9/30 19:24:09 265KB 乘法器 Verilog 源代码 仿真
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利用Verilog写的32位的2进制转为8个BCD码输出的程序,采用流水线处理,可以用在高速时钟上,而且所需时钟个数为各个位上的数之和。
2023/8/28 19:15:38 1.42MB 2进制转BCD 32位 verilog Quartus
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MasterSPI的Verilog源代码(包括文档测试程序),强烈推荐
2023/5/31 20:47:25 182KB SPI Verilog
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡