本项目主要利用Verilog语言设计一一个基于MIPS架构的CPU。
分别设计指令存储器、寄存器堆、ALU、取指令部件、数据存储器、立即数处理单元、主单元控制器、ALU控制单元。
将这些单元连城数据通路,再结合控制单元合成CPU下板验证。
并基于该cpu完成了串口收发数据的驱动,并下板测试,功能正确。
该代码是基于EP4CE10F17C8开发板的,可直接下板,其他开发板只需稍做改变即可用
2024/12/10 11:11:03 13.13MB FPG 多周
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计算机组成原理实验多周期CPU设计VivadoMIPS基本指令都有实现,包括bgtzjjalbne等等基本指令
2024/11/9 19:19:29 144KB 多周期CPU
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包括两个部分第一部分是基于verilog的多周期cpu代码,第二部分是cpu运行时的流程与各个部件均以图的形式表示出来,也就是是我实验报告中的截图,清晰形象。
2024/10/14 20:32:15 746KB verilog 多周期CPU
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计算机组成原理课程作业:使用verilog完成1、完成四十余条MIPS指令;
2、使用五级流水线;
3、单发射,无cache,无分支预测,使用延迟槽;
4、含测试代码和说明文档。
2024/9/24 12:23:17 8.23MB verilog MIPS 流水线 CPU
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本科生计算机组成原理课程大作业,使用XilinxN4开发板,实验过程中实现了:54条指令的多周期MIPS指令集CPU的设计
2024/8/14 11:57:23 26.94MB CPU MIPS54 多周期 N4开发板
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一个VerilogHDL语言实现的MIPS指令系统多周期CPU,内附源代码,设计图及详细设计文档,以及运行结果截图。
2024/3/13 13:05:47 11.85MB VerilogHDL MIPS指令系统 多周期 CPU设计
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计算机组成课程作业源码。
MIPS单周期/多周期流水线设计,多周期流水线实现了数据冒险,控制冒险。
代码结构清晰,欢迎交流讨论。
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里面有多周期和流水线CPU的VERILOG代码实现,适合学习计算机原理课程设计
2023/8/18 9:14:36 203KB CPU设计
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本低频数字式相位测量仪基于多周期同步计数法和DDS原理,以89C55单片机为控制核心,现场可编程逻辑器件(FPGA)为处理核心,由数字式移相信号发生器、移相网络、相位测量仪三部分组成,整个系统具有极高的性价比。
其中,移相信号发生器采用14位高精度数模转换器DAC904,其输出信号幅度范围为10mV~9VP-P,频率为0.1Hz~3MHz时无明显失真,输出相位差为0°~359.95°。
相位测量采用MAX913比较器芯片,测量范围为1Hz~500kHz,远超题目要求。
移相网络的连续移相范围为-45°~+45°,达到了预定要求。
整个系统模块化程度好、集成度高,具有友好人机交互界面且易于外部功能扩展。
关键词:DDS移相信号 移相网络 相位测量
2023/7/10 9:05:21 461KB 低频 数字式 相位测量仪
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本文的主体部分首先详细描述了处理器各个独立功能模块的设计,为后续的整体设计实现提供逻辑功能支持。
随后按照单周期、多周期、流水线的顺序,循序渐进的围绕着指令执行过程中需经历的五个阶段,详细描述了3个版本的处理器中各阶段的逻辑设计。
在完成了各个版本的CPU的整体逻辑设计后,通过QuartusII时序仿真软件在所设计的CPU上运行了测试程序,测试输出波形表明了处理器逻辑设计的正确性。
附录包含了三个版本处理器实现的源码。
2023/7/8 21:19:30 10.53MB VHDL MIPS CPU
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡