24位寄存器24位加法器波形数据波形总文件
2024/6/14 12:51:09 607KB 正弦波发生 VHDL DDS技术
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Hdu计组Verilog实验二16位超前进位加法器减法器。
希望能帮到大家的实验。
2024/4/15 9:23:47 224KB Verilog
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利用multisim仿真实现对加法器的设计,通过小灯的亮灭来观察数字的累加
2024/4/10 18:08:43 86KB 加法器 multisim 仿真
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设计带符号位的8位加法器电路,每个加数的最高位为符号位,符号位‘1’表示-,符号位‘0’表示+
2024/2/8 7:10:18 614B EDA Verilog 二进制加法器
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本教程适用初学者快速掌握SystemVIew工具,包含以下几章:第1章SystemView的功能与使用简介1.1SystemView简介1.2SystemView的用户环境1.2.1设计窗口1.2.2图标库1.2.3图标定义1.3系统定时1.4基本使用1.4.1基本系统的搭建1.4.2分析窗口1.4.3接收计算器1.4.4全局参数连接1.4.5可变参数设计1.4.6与外部文件的接1.4.7动态探针功能1.4.8自动程序生成(APG)功能第2章用SystemView实现滤波器设计2.1各种类型的滤波器设计2.1.1FIR滤波器设计2.1.2Analog模拟滤波器设计2.1.3Communication通信滤波器设计2.1.4用户自定义型滤波器的设计2.1.5直接输入系数设计2.2下载到硬件级第3章SystemView的图标库3.1基本库3.1.1信号源库3.1.2子系统库3.1.3加法器图标3.1.4子系统I/O图标3.1.5算子库3.1.6函数库3.1.7乘法器库3.1.8观察窗库3.2专业库3.2.1通信库3.2.2DSP库3.2.333扩展库3.3.1CDMA库3.3.2数字视频广播DVB库3.3.3自适应滤波器库第4章SystemView调用其它工具4.1用户代码库的调用4.2与仿真工具Matlab的接口
2024/2/1 22:19:53 3.23MB SystemVIew 通信系统仿真
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第4关:16位快速加法器设计.txt
2024/1/22 6:25:17 637KB 第4关:16位快速加法器设计
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利用verilog,以IEEE754标准实现浮点数加法
2023/12/21 4:26:50 1.58MB Verilog 浮点数 加法器
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基本逻辑门实验简单组合逻辑电路设计、组装与调测试三态门特性研究与典型应用中规模集成电路功能测试及应用加法器设计与实现触发器移位寄存器及其应用时序电路分析集成计数器及应用四相时钟分配器设计
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Verilog实现4位带符号加法器,带有上益出和下溢出标志位,内含TestBench代码,可直接使用。
代码简单修改即可宽展至任意位数的加法器
2023/9/30 3:22:53 891KB Verilog
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采用门级电路实现4位超前进位加法器,文档含有门级电路图设计,代码以及仿真截图
2023/9/19 0:39:50 147KB verilog
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡