用VHDL语言方案一个16进制加减计数器，计数倾向能够由外界输入信号抑制，带有清零以及置位，输入除了搜罗计数值外还应搜罗进位以及借位。
2023/4/15 21:01:24
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本文使用实例描摹了在FPGA/CPLD上使用VHDL举行分频器方案，搜罗偶数分频、非50%占空比以及50%占空比的奇数分频、半整数（N+0.5）分频、小数分频、分数分频以及积分分频。
2023/4/13 11:40:04
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该抢答器使用VHDL语言编写，能实现：（1）能够举行多路抢答，抢答台数为8.（2）能够在抢答末了后举行20秒倒计时，20秒倒计时后无人抢答则展现超时，并报警。
（3）能展现超前抢答台号并展现犯规警报。
（4）体系复位落伍入抢答外形，当有一起抢答按键按下，那末该路抢复书号将其余各路抢复书号封锁，同时铃声音起，直至该路按键松开，展现牌展现该路抢答台号。
（3）能展现超前抢答台号并展现犯规警报。
（4）体系复位落伍入抢答外形，当有一起抢答按键按下，那末该路抢复书号将其余各路抢复书号封锁，同时铃声音起，直至该路按键松开，展现牌展现该路抢答台号。
2023/4/13 0:34:22
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数字通讯同步本领的MATLAB与FPGA实现——AlteraVerilog版（2到8）
2023/4/12 21:07:42
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本试验是付与fpga方式基于AlterCyclone2EP2C5T144C8的繁难脉冲信号暴发器，能够实现输入一起周期1us到10ms，脉冲宽度：0.1us到周期-0.1us,功夫分说率为0.1us的脉冲信号，并且还能输入一起正弦信号（与脉冲信号同时输入）。
输入方式可分为络续触发以及单次手动可预置数（0~9）触发，具备周期、脉宽、触发数等展现成果。
付与fpga计数实现的电路简化了电路结构并普及了射击精度，飞腾了电路功耗以及资源资源。
输入方式可分为络续触发以及单次手动可预置数（0~9）触发，具备周期、脉宽、触发数等展现成果。
付与fpga计数实现的电路简化了电路结构并普及了射击精度，飞腾了电路功耗以及资源资源。
2023/4/11 17:47:41
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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