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FPGA方案16进制加减计数器

16进制加减计数器

FPGA方案16进制加减计数器
用VHDL语言方案一个16进制加减计数器，计数倾向能够由外界输入信号抑制，带有清零以及置位，输入除了搜罗计数值外还应搜罗进位以及借位。
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srj65352578:

不错的资源，我很喜欢2017-12-21
hankerasd:

很适合我，在这里找到了2014-04-04
zhouxianwen09:

初学这个，很适合我，在这里找到了2013-03-02

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