本设计是采用EDA技术设计的一种8B/10B编解码电路,实现了在高速的串行数据传输中的直流平衡。
利用verilogHDL逻辑设计语言,经过modelsim、quartusII的仿真和下载验证,实现其编码和解码的功能。
该编解码电路设计大体上可以由五个模块构成,分别是默认编码模块、差异度计算模块、编码校正模块、并串转换模块、显示模块。
采用VerilogHDL描述、modelsim10.2a进行功能仿真、QuartusII13.1进行FPGA逻辑综合和适配下载,最初在Alter公司的CycloneIVE的芯片EP4CE6F17C8上实现并完成测试。
资源包中附有quartusII的项目文件和代码,直接打开即可使用。
2023/3/13 4:33:55 3.88MB FPGA Verilog HDL 8b10b
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EDA课程计划简单cpu计划,居于QuartusII计划。
这里只是转载一个成功案例,希望有参考价值。
来源:http://www.pudn.com/downloads135/sourcecode/others/detail574823.html
2023/3/6 5:05:06 708KB eda VHDL 硬件描述语言 课程设计
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一个工程文件几段简单的代码一个输出一个输出(50Mhz倍频到100Mhz)
2023/2/20 17:05:40 unknown verilog 倍频 quartus
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本代码是一个完整的QuartusII工程,采用流水线的方式进行fft,代码中有详细的注释,编译通过,但是没有验证是否正确。
供大家参考学习。
2023/2/8 13:45:30 3.47MB FPGA FFT
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第1章概述 31.1SOC与SOPC技术简介 31.1.1SOC单片系统 31.1.2SOPC及其技术 31.2嵌入式系统简介 31.2.1嵌入式系统的概念与组成 31.2.2嵌入式系统的特点与应用 31.2.3嵌入式系统的发展趋势 3第2章FPGA设计基础 42.1QuartusII综述 42.1.1软件特点 42.1.2用户界面 42.2QuartusII设计流程 72.3流水灯的FPGA设计 82.4使用嵌入式逻辑分析仪进行实时测试 162.5FPGA内部存储器设计 202.6嵌入式锁相环altPLL宏功能模块调用 24第3章优化设置与时序分析 273.1Setting设置 273.2时序设置与分析 273.3分析结果查看 27第4章第三方EDA工具 284.1概述 284.2仿真工具ModelSim的使用 284.3ModelSim和QuartusⅡ联合使用 40第5章基于FPGA的DSP开发技术 415.1Matlab/DSPbuilder及其设计流程 415.2DSPBuilder的安装与注册 425.3基于MATLAB/Simulink模块的FIR滤波器设计与仿真 425.3基于IP核的FIR滤波器设计与仿真 54第6章SOPC设计基础 586.1NiosII处理器结构 586.2Avalon总线规范 696.3NiosII硬件开发 1056.4NiosII软件开发 1236.5HAL系统库 142第7章NiosII外设及其编程 1437.1PIO 1447.2UART 1497.3定时器 1557.4片内存储器 1597.5SDRAM控制器 1597.6Flash 1637.7DMA控制器 1637.8SPI 1687.9简单NIOSII系统建立 173第8章NiosII深入设计 1748.1定制NiosII用户指令 1748.2自定义Avalon从组件 1838.3NiosII多处理器系统 1838.4中缀处理 183
2023/1/25 0:07:13 4.62MB FPGA上建立SOPC
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大学数电实验报告,使用quartusii软件编写verilog代码实现数字钟,有计时,校准,复位,闹钟,报误点数,时制切换功能
2017/3/23 23:01:57 396KB verilog 数字钟 代码 报告
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数字逻辑的课程设计,使用的是QuartusII进行实验
2017/11/10 11:36:24 680KB 数字逻辑 课程设计
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1)秒表由5位七段LED显示器显示,其中一位显示“minute”,四位显示“second”,其中显示分辩率为0.01s,计时范围是0—9分59秒99毫秒;
2)具有清零、启动计时、暂停计时及继续计时等控制功能;
3)控制开关为两个:启动(继续)/暂停计时开关和复位开关;
4)具有简单的记忆分析功能,即:能够记忆最近3次记录的工夫,并用LED显示其中最大的工夫值和最小的工夫值。
2017/5/20 22:19:34 1.04MB 广东工业大学 课程设计 电子秒表
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bySixInNight计算机组成原理课程设计,TEC-8、流水硬连线、VHDL附加恣意指针功能和四条额外指令支持用记事本、notepad++、quartusII打开
2019/5/15 1:53:28 8KB VHDL语言 流水硬连线 计组程设
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基于quartusII的五人表决电路设计实例,包含源代码,设计图,用verilog言语描述
2021/9/5 3:32:57 4.06MB quartusII eda
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡