使用verilog编写的精确cordic算法。
公用在alterafpga上。
有详细的注释，pdf文档以及testbench。

UART串口Verilog通讯cpldquartus10.1逻辑工程源码+自定义uart协议说明,已在项目中使用，可以做为你的设计参考。
下位机与上位机通讯协议：1、通讯采用异步串口通讯，波特率为115.2KBPS，2、上位机发送数据格式：55--F1--DATA1--DATA2--FFDATA1GPIO输出高低控制；
DATA2GPIO32路GPIO选择控制；
下位机uartCPLD接收数据【控制32路GPIO输】55F101(00-1F)FF32路GPIO中的一路输出高55F108

这个资源的SPI_salver部分主要来源于博客，我本人修改了一部分。
SPI_master部分是我本人写的，同时添加了testbench文件，在vivado平台上仿真通过，K7硬件上也验证成功。
建议先看我的博客再下载。

3级CIC滤波器级联的verilog代码，CIC滤波器次要用于抽取结构，本代码给出了器verilog的源代码，可综合。

三段式形态机四种形态循环实现18盏led灯四种不同显示方式

本科组成原理实验课程作业verilog编写的可执行22条指令的流水线CPU，不触及缓存。

FPGA并行驱动AD9850的verilog代码工程，可间接综合下载至FPGA的芯片中。

本实验为自主选题设计实验，实验选择具有倒计时显示功能的红黄绿三色交通设计，实验中采用verilogHDL作为设计功能描述语言，选用Altera公司的MAXIIEPM240T100C5最为主控芯片，实验报告中简要引见了MAXII系列器件，并给出了设计电路图，详细的引见了交通灯的设计流程，实验报告中还附有实验代码实验结果照片图。

南京大学数字电路实验课大项目，verilog完成

verilogRTL级代码编写指点（20篇精华文章）目录：ActelHDLCodingStyleGuide；
AdvancedHigh-levelHDLDesignTechniquesforProgrammableLogic；
DesigningSafeVerilogStateMachineswithSynplify；
fpga优秀设计的十条戒律；
GuidetoHDLCodingStylesforSynthesis；
IEEEP1364.1_IEEEStandardforVerilogRegisterTransferLevelSynthesis；
IEEEP1364.1D1.4_DraftStandardforVerilogRTLSynthesis；
NonblockingAssignmentsinVerilogSynthesis,CodingStylesThatKill!；
PracticalFSMAnalysisforVerilog；
Re-timingforPerformanceImprovementinFPGADesigns；
RTLCodingStylesThatYieldSimulationandSynthesisMismatches；
StateMachineCodingStylesforSynthesis；
StatemachinedesigntechniquesforVerilogandVHDL；
SynthesisandSimulationDesignGuide；
TheVerilogGoldenReferenceGuide；
VerilogCodingStyleforEfficientDigitalDesign；
VerilogHDLCoding(Motorola)；
VerilogHDLSynthesisAPracticalPrimer；
Xilinx：HDLCodingStyle；
可综合的Verilog语法（剑桥大学，影印）。

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。 另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。 为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。