组成原理实验课的内容用Verilog言语写的流水线CPU,五级流水
2017/5/7 17:01:51 4.33MB Verilog 流水线CPU
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这个手册将向你引见使用NC-Verilogsimulator和SimVision。
本文使用的是一个用Veilog硬件编程语言编写的一个饮料分配机,通过这个例子你将学会nc-verilog的基本使用方法
2015/9/24 9:51:06 1.09MB nc-verilog 应用学习
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用按键控制球的移动方向,由于我这个板卡上只要四个按键,复位必须要用一个,所以只可以控制左右下三个方向。
2016/11/16 15:01:33 1.02MB FPGA VERILOG VGA
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实测亲测xilinxfpgauart串口rs232例子实例工程,ISE打包工程,不出错发送接收数据测试,无状态机,节省资源3根线串口,可以学习rs232串口和倍频ipcore用法,字节编写,用verilog编写基于一个xilinx的学习板子,具体io配置请看工程,测试内容内容是pc用uartrs232发一个字节到fpga,fpga收到之后马上把字节加1发回给pc,uart的波特率是50m时钟,用到了ise的pll倍频,可以学习pll用法,uart的verilog代码没有用到状态机,只用到txd,rxd,gnd这3根最基本的串口通讯线,极大的简化了fpga资源。
整个工程打包,方便大家下载到之后可以马上用,相信对初学xilinxfpga或者ipcone用法的初学者来说,学习很用协助。
2017/7/10 11:55:26 503KB uart串口 rs232 ise工程 实测亲测
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HDB3编解码程序,m序列发生信源,各个模块的代码.。





2021/10/15 5:13:36 458KB HDB3 编码 解码 Verilog
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使用Verilog自顶向下设计60进制计数器(例子为1Hz,可修正频率),并用数码管动态显示,已在Basys2开发板验证通过。
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包含有符号除法器以及无符号除法器的Verilog源码,同时带有tb文件用于仿真测试,在Vivado和Modelsim上验证经过
2021/11/1 20:21:38 3KB 除法器 Verilog
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基于MIPS指令集的32位五级流水线的CPU设计与Verilog实现。
该CPU可以实现28条基本指令。
基于SMIC0.25μm工艺库,使用DesignCompile与NCVerilog对设计分别进行逻辑综合和后仿,根据面积、时序等信息对设计进行了优化。
最初,为该CPU添加了共享总线,以及UART与GPIO接口,实现了一个简单的SoC,并编写了测试代码,在Modelsim上完成了功能仿真和时序仿真。
2015/4/3 17:36:36 63KB SOC代码
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基于fpga的ppm位同步verilog代码采用锁相环同步分为4部分,明晰明了,高频时钟为8倍频
2020/6/10 12:04:19 3KB fpga ppm 位同步 verilog
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工程中包含有源代码、约束。
运转平台时vivado2014。
基于verilog语言和vivado实现的ad9613数字采集工程。
2020/2/14 13:42:53 776KB FPGA  vivado verilo ADC
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡