FPGA实现UDP协议栈,verilog语言附带说明,测试激励以及测试工具
2023/8/14 7:29:35 650KB 网络协议 FPGA
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FPGA时序设计的Visio形状库。
visio上花时序图的组建,从visio上打开模具打开,很全很好用。
2023/8/13 0:29:39 171KB FPGA时序设计
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书籍:FPGA那些事儿的光盘,包含了书籍中的全部代码,适合初学者学习FPGA入门~
2023/8/12 9:22:45 74.45MB FPGA那些事儿
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要FPGA、功能经过扩展的以太网接口的硬件实现方法。
硬件结构上由控制信号模块、分频器、异步缓冲和编解码器个部分组成。
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基于xilinx的以太网通信Verilog代码,FPGA与电脑通信
2023/8/12 0:54:17 2.08MB FPGA
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基于FPGA的图像采集,摄像头是OV7670,可以在7寸屏上显示,参数已经改过,可以更好地显示。
亲测可用
2023/8/11 14:45:31 8.43MB fpga
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FPGA开发板Verilog例程(基础+进阶)入门到比较深入学习的都有了
2023/8/11 1:58:34 16.62MB Verilog FPGA 例程 进阶
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工业与民用的电力传动控制系统中,常采用电动机驱动机械运动,空间矢量脉宽调制SVPWM是一种驱动电动机旋转的高效脉宽调制方式。
本论文详细介绍了空间矢量脉宽调制系统的工作原理及其功能架构,提出了一种基于现场可编程门阵列FPGA的SVPWM发生器的硬件设计方案,并在一片FPGA中得到了具体验证和实现,该方案结合了SVPWM与FPGA的优点,在高性能运动控制系统中有重要的应用价值,为设计高性能的电机控制专用芯片奠定了基础。
2023/8/10 21:22:44 175KB FPGA SVPWM
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使用了Verilog和Sopc两项功能,故在硬件部分使用Verilog编写出数码管的驱动程序,使用NiOSII编写实现过程。
 1)使用Qsys生成的定时器timer_1ms实现计时功能;
  2)使用8个数码管显示时间;
  3)使用3个按钮实现调时间和闹钟时间的功能。
按键1:更换模式(模式0:正常显示时间;
模式1:调当前时间的小时;
模式2;
调当前时间的分钟;
模式3:当前时间的秒;
模式4:调闹钟时间的小时;
模式5:调闹钟时间的分钟);
按键2:在非模式0下给需要调节的时间数加一,但不溢出;
按键3:在非模式0下给需要调节的时间数减一,但不小于零;
实现时间和闹钟时间的调时功能;
  4)加入闪烁标志,给正在调整的位闪烁,判断是哪一位在调整;
  5)按键按下时,对应一个led灯点亮;
  6)使用蜂鸣器实现闹钟功能,闹钟响时实现流水灯指示功能。
2023/8/10 12:57:23 22.66MB FPGA
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本文要设计一个8位十进制数字频率计,需要由四种器件来组成,即:测频控制信号发生器(FTCTRL)、有时钟使能的十进制计数器(CNT10)、32位锁存器(REG32B)、除法器模块(division).因为是8位十进制数字频率计,所以计数器CNT10需用8个,7段显示LED7也需用8个.频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。
为此,测频控制信号发生器FTCTRL应设置一个控制信号时钟CLKK,一个计数使能信号输出端CNT_EN、一个与CNT_EN输出信号反向的锁存输出信号Load、和清零输出信号RST_CNT。
如CLKK的输入频率为1HZ,则输出信号端CNT_EN输出一个脉宽恰好为1秒的周期信号,可以作为闸门信号用。
由它对频率计的每一个计数器的使能端进行同步控制。
当CNT_EN高电平时允许计数,低电平时停止计数,并保持所计的数。
2023/8/10 10:24:18 126KB FPGA 频率计
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡