基于DVB-S2X标准的物理层加扰Verilog程序,扰码接纳Golden序列(双m序列组合构成),含testbench,开发环境为vivado2017.4
2021/3/6 15:04:32 4.65MB Verilog srcambling DVB 加扰
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完好的RS232实现程序,包含相关的Testbench文件,能够正确仿真。
2017/5/10 10:51:01 9KB RS232 verilog
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用verilog描述的i2c代码二线I2CCMOS串行EEPROM的设计是根据I2C协议,以及EEPROMAT24C02的datasheet来进行设计的。
基于I2C的设计很多,归根到底是控制SDA线及SCL线来让设备间进行通信。
它有固定的帧格式。
本设计中Sda数据线与各模块是通过寄存器来进行数据的输入输出。
EEPROM模块是进行行为级描述的,它是根据具体芯片来写的模仿逻辑,不可综合。
EEPROM_WR是读写控制程序,是通过开关组合电路和控制时序电路组成的。
开关组合电路其实就是选择在SDA及DATA上的数据,根据信号来选择输出。
具体的控制时序电路就是一个状态机来完成。
Signal模块是测试用的,以前只接触过一些简单的testbench,在这次实验中,由于testbench理解的不透彻,用modelsim仿真的时候地址和数据线处于不定态,但是整个的时序是正确的。
2017/9/13 13:03:32 174KB i2c verilog
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使用verilog编写的精确cordic算法。
公用在alterafpga上。
有详细的注释,pdf文档以及testbench。
2017/6/27 11:41:34 875KB altera fpga cordic verilog
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这个资源的SPI_salver部分主要来源于博客,我本人修改了一部分。
SPI_master部分是我本人写的,同时添加了testbench文件,在vivado平台上仿真通过,K7硬件上也验证成功。
建议先看我的博客再下载。
2015/7/22 19:46:52 4KB verilog FPGA SPI master
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使用Vivado完成直接型结构IIR滤波器VerilogHDL设计,含testbench与仿真,仿真结果优秀;
具体阐明可参考本人博客。
CSDN博客搜索:FPGADesigner
2022/9/30 17:29:17 1.55MB FPGA IIR Vivado Verilog
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Verilog利用IP核完成定点转浮点运算,quartus直接调用ip,内附有modulesim仿真测试模块,testbench文件和仿真波形
2015/4/26 22:40:25 3.12MB Verilog IP核
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hive-testbench-hive14.zip大数据TPCDS自动测试剧本
2017/10/15 21:35:40 9.23MB tpcds
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当前不需要再手写Testbech了,直接用这个就可以,输入你的verilog源码,直接就生成了可以测试的Testbench了。
2015/11/20 3:55:44 47KB Verilog Testbench Perl
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并行FIR滤波器的FPGA实现,使用Verilog言语编写,有数据文件,以及testbench文件。
2015/3/19 11:24:18 123KB 并行FIR FPGA Verilog testbench
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡