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专为altera的FPGA定制精确cordic算法

使用verilog编写的精确cordic算法。
公用在alterafpga上。
有详细的注释，pdf文档以及testbench。

2017/6/27 11:41:34 875KB altera fpga cordic verilog

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在FPGA上使用verilog实现SPI通信协议

这个资源的SPI_salver部分主要来源于博客，我本人修改了一部分。
SPI_master部分是我本人写的，同时添加了testbench文件，在vivado平台上仿真通过，K7硬件上也验证成功。
建议先看我的博客再下载。

2015/7/22 19:46:52 4KB verilog FPGA SPI master

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FPGA数字信号处理（六）直接型IIR滤波器Verilog设计

使用Vivado完成直接型结构IIR滤波器VerilogHDL设计，含testbench与仿真，仿真结果优秀；
具体阐明可参考本人博客。
CSDN博客搜索：FPGADesigner

2022/9/30 17:29:17 1.55MB FPGA IIR Vivado Verilog

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Verilog利用IP核完成定点转浮点运算

Verilog利用IP核完成定点转浮点运算，quartus直接调用ip，内附有modulesim仿真测试模块，testbench文件和仿真波形

2015/4/26 22:40:25 3.12MB Verilog IP核

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hive-testbench-hive14.zip大数据TPCDS-99SQL自动测试剧本

hive-testbench-hive14.zip大数据TPCDS自动测试剧本

2017/10/15 21:35:40 9.23MB tpcds

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可以自动生成Verilog的Testbench的Perl脚本

当前不需要再手写Testbech了，直接用这个就可以，输入你的verilog源码，直接就生成了可以测试的Testbench了。

2015/11/20 3:55:44 47KB Verilog Testbench Perl

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并行FIR滤波器的FPGA实现

并行FIR滤波器的FPGA实现,使用Verilog言语编写，有数据文件，以及testbench文件。

2015/3/19 11:24:18 123KB 并行FIR FPGA Verilog testbench

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基于MIG的DDR3读写测试电路Vivado工程已上板测试

本人编写的基于MIGIP核的针对DDR3的读写测试电路，非自带的示例工程，可用于快速熟悉MIG用户接口的时序关系及使用方法。
压缩包内为Vivado工程，已成功上板调试。
附带testbench，tb里包含有DDR3仿真模型及wiredelay模块的使用方法，仅供参考。

2016/5/2 2:48:32 69.07MB MIG DDR3 FPGA

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SNOW-V-VHDL

SNOW-V算法的vhdl完成，带着testbench

2022/9/8 14:18:16 17KB vhdl snow cipher

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基于FPGA实现QPSK调制解调

本资源利用FPGA实现了QPSK全数字调制解调器设计，其中包括调制模块和载波恢复和位同步模块，并编写了testbench文件，可经过modelsim仿真查看波形

2022/9/7 20:56:13 11.96MB FPGA QPSK 调制解调 Modelsim

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钉钉无人值守自动打卡脚本永不迟到的神器安卓和苹果教程 New!

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。

2024-04-09 15:03 15KB 钉钉 钉钉打卡

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