基于FPGA的VerilogHDL-LPM_ROM控制器，完整工程，配合相关文档，对学习如何设计LPM_ROM控制器非常有帮助。
2024/6/3 2:12:15
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片上系统是一个完整的系统，包括多个子模块，许多子模块是SoC必备模块。
整个SoC的设计和这些子模块的设计已经逐渐形成了明确的设计思想和方法。
本书将片上系统最常见的模块组织起来构成完整的SoC（DemoSoC），并以DemoSoC为例，讲述片上系统的设计思想和最新的设计方法学。
在最后几章，对DemoSoC进行了完善的FPGA验证。
整个SoC的设计和这些子模块的设计已经逐渐形成了明确的设计思想和方法。
本书将片上系统最常见的模块组织起来构成完整的SoC（DemoSoC），并以DemoSoC为例，讲述片上系统的设计思想和最新的设计方法学。
在最后几章，对DemoSoC进行了完善的FPGA验证。
2024/5/26 7:19:56
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所有资源已经打包上传，很好的学习资料。
基于FPGA的分频器设计1）系统时钟1MHz；
2）要求能产生2分频～16分频信号，分频系数步进值为1；
3）“分频系数置数”按钮每按一次，分频系数增加1，增加到16后如果再次按下“分频系数置数”按钮，分频系数回归到2；
置数结束后，按下“启动”按钮，系统按照指定的分频系数生成分频信号；
4）n分频后，“1”电平持续的时间要求1～n-1可调，步进值1；
5）“占空系数置数”按钮每按一次，“1”电平持续时间增加1，增加到n-1后如果再次按下“分频系数置数”按钮，“1”电平持续时间回归到1；
再按下“启动”按钮后，系统按照指定的“1”电平持续时间生成分频信号；
基于FPGA的分频器设计1）系统时钟1MHz；
2）要求能产生2分频～16分频信号，分频系数步进值为1；
3）“分频系数置数”按钮每按一次，分频系数增加1，增加到16后如果再次按下“分频系数置数”按钮，分频系数回归到2；
置数结束后，按下“启动”按钮，系统按照指定的分频系数生成分频信号；
4）n分频后，“1”电平持续的时间要求1～n-1可调，步进值1；
5）“占空系数置数”按钮每按一次，“1”电平持续时间增加1，增加到n-1后如果再次按下“分频系数置数”按钮，“1”电平持续时间回归到1；
再按下“启动”按钮后，系统按照指定的“1”电平持续时间生成分频信号；
2024/5/26 1:17:57
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CadenceAllegro格式的板图，需要用Allegro打开。
本板卡是Xilinx官网上KC705套件的PCB板图，核心CPU是Xilinx最新的7系列芯片！
本板卡是Xilinx官网上KC705套件的PCB板图，核心CPU是Xilinx最新的7系列芯片！
2024/5/24 3:44:21
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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