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计算结构CPU

东南大学，信息科学与工程学院，计算结构COA，CPU，设计报告见百度文库。

2023/10/1 6:30:28 2.15MB 东南大学 计算结构 CPU

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单周期CPU设计全过程

组成原理实验课，包含十六条指令实现，完整的代码以及详细的实验报告，是本人实验课的作业

2023/9/18 21:22:45 2.37MB 完整工程和实验报告分析（电路图，原理图）

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MIPS单/多周期CPU设计Verilog源码

计算机组成课程作业源码。
MIPS单周期/多周期流水线设计，多周期流水线实现了数据冒险，控制冒险。
代码结构清晰，欢迎交流讨论。

2023/9/15 0:52:04 168KB MIPS 处理器设计 单周期多周期 Verilog

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简易cpu设计

基于vhdl实现了一个简单cpu，内部帮助文档有指令集说明，以及硬件的顶层设计图

2023/8/26 18:31:06 2.51MB fpga cpu vhdl

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verilog流水线多周期CPU设计

里面有多周期和流水线CPU的VERILOG代码实现，适合学习计算机原理课程设计

2023/8/18 9:14:36 203KB CPU设计

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VHDL基于MIPS指令集的32位CPU设计（含源码）

本文的主体部分首先详细描述了处理器各个独立功能模块的设计，为后续的整体设计实现提供逻辑功能支持。
随后按照单周期、多周期、流水线的顺序，循序渐进的围绕着指令执行过程中需经历的五个阶段，详细描述了3个版本的处理器中各阶段的逻辑设计。
在完成了各个版本的CPU的整体逻辑设计后，通过QuartusII时序仿真软件在所设计的CPU上运行了测试程序，测试输出波形表明了处理器逻辑设计的正确性。
附录包含了三个版本处理器实现的源码。

2023/7/8 21:19:30 10.53MB VHDL MIPS CPU

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使用Verilog写RISCCPU资料和代码

使用Verilog写RISCCPU资料和代码，内容广，是CPU设计的备之作

2023/6/9 22:24:18 861KB RISC CPU Verilog

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五级流水线MIPS指令集cpu设计，verilog语言，通过modelsim与ISE并下载FPGA验证（计算机组成原理）

2023/6/6 20:06:16 9.01MB MIPS CPU 流水线

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16位单周期CPU设计_1

使用Verilog实现16位单周期CPU，并且进行PCPU的软件仿真之前上传的那个是32位的，传错了不好意思

2023/5/31 13:02:53 8KB MIPS 16位

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cpu设计实例-verilog

cpu设计实例-verilog,经过这个文档你可以很快的入手如何设计一份8位的cpu,其中的指令码位16位

2023/3/17 18:42:18 623KB cpu verilog

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钉钉无人值守自动打卡脚本永不迟到的神器安卓和苹果教程 New!

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。

2024-04-09 15:03 15KB 钉钉 钉钉打卡

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