基于FPGA的恒虚警算法的实现,Verilog代码,采用Modelsim仿真
2023/12/15 15:24:57 24.86MB FPGA CFAR Verilog
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匹配vivado2018
2023/12/9 23:24:57 620.89MB modelsim
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ModelSim13.1安装包(对应quartus版本16.0)
2023/10/31 23:36:57 822.85MB fpga quartus verilog fpga仿真
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modelsim_win64_10.6d_se下载资源,内附破解软件以及破解流程,并成功与vivado18.3联合仿真
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呼吸灯的Verilog实现,基于Vivado平台,同时也可以用Modelsim进行联合仿真同时也可以在source文件夹下查看源码,在别的平台上实现呼吸灯。
2023/9/29 13:18:58 541KB 呼吸灯
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生成伪随机序列的verilog代码,可以通过Modelsim仿真。
2023/9/22 6:01:32 7KB Verilog PRBS FPGA
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一、 实验目的与要求:用verilog语言编写出一个除法器的代码,并在modelsim中进行功能仿真,认真的完成实验报告。
二、 实验设备(环境)及要求:在modelsim环境下编写代码与测试程序,并仿真;
在synplifypro下编译,设置硬件并综合。
三、 实验内容及步骤:1、 选择除法器的算法,本实验开始采用的是减法实现除法器的例子(比如十进制中的a/b,可先比较a与b的大小,如果a>b,则商加1,a<=a-b,再进行比较大小,直到a<b,商不变,余数为a);2、 选择好算法,进行verilog语言编程,再写好testbench并进行编译与功能仿真;
3、 在中进行初步综合;
4、 完成实验报告;
2023/9/17 9:56:34 290KB verilog 除法器 两种 代码
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DSP算法架构及设计,内容为基于systolic的上三角矩阵求逆电路的实现,里面有详尽的MATLAB/SIMULINK仿真模型,及HDL代码和在modelsim中的仿真程序,非常不错的。
2023/9/13 23:54:06 1.32MB SIMULINK VHDL
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采用硬件描述语言verilogHDL写timer,采用golden模型(简单的),用modelsim软件仿真,含整个project。
2023/8/26 22:18:49 42KB verilo timer eda models
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测试过的匹配滤波器Verilog代码。
用modelsim仿真
2023/8/21 5:01:44 50KB Verilog
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡