五级流水CPU,除了最基本的条件、非条件转移指令,算术、逻辑运算指令和访存指令等,还实现了弹压栈指令、子程序调用和前往指令、除法指令和三角函数指令。
代码风格可能不太好,仅供大家参考。
2019/11/19 18:17:46 563KB CPU 流水线 verilog
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XilinxSpartan-3E上实现31条MIPS指令流水线CPU代码用VerilogHDL编写,含UCF文件和原理阐明图,如有错误请联系邮箱zjuwh@sina.cn指正,谢谢。
2021/3/21 3:43:11 139KB 流水线CPU
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XilinxSpartan-3E上实现31条MIPS指令流水线CPU代码用VerilogHDL编写,含UCF文件和原理阐明图,如有错误请联系邮箱zjuwh@sina.cn指正,谢谢。
2020/11/6 18:08:43 139KB 流水线CPU
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组成原理实验课的内容用Verilog言语写的流水线CPU,五级流水
2017/5/7 17:01:51 4.33MB Verilog 流水线CPU
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华科组原课设,在logisim平台实现单周期CPU,5段流水线,理想流水线,插气泡和数据重定向处理各种冲突,包含老师给的各种测试案例和运行结果,以及各种毛病处理。
包括任务书和mips指令集
2021/6/19 16:39:44 1.22MB logisim 单周期CPU
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本科组成原理实验课程作业verilog编写的可执行22条指令的流水线CPU,不触及缓存。
2021/3/27 2:33:05 12.05MB Verilog 流水线 cpu
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其中包含1.利用logisim实现斐波那契数列、Moore及Mealy型有限形态机等题目的电路,及利用logisim实现单周期CPU。
2.利用verilog实现单周期及多周期流水线CPU。
3.利用Mars编写汇编,包括哈密顿回路、循环递归等题目代码
2022/10/4 10:00:08 10.17MB logisim ISE&verilog; Mars汇编 CPU流水线
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本课程设计的总体目标是利用FPGA以及相关外围器件,设计五段流水CPU,要求所设计的流水CPU系统能支持自动和单步运行方式,能正确地执行存放在主存中的程序的功能,对次要的数据流和控制流通过LED、数码管等适时的进行显示,方便监控和调试。
尽可能利用EDA软件或仿真软件对模型机系统中各部件进行仿真分析和功能验证。
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清华大学电子系微机原理课程设计题目。
4人合作完成。
包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。
Quartus仿真实现了32位RISC微处理器,支持数据处理(包括乘除法),数据传送,子程序调用,中缀及跳转。
时序仿真主频可达70MHz。
采用Tomasulo算法处理指令流水中的数据相关,并提出了一种对Tomasulo就够的改进。
设计了Cache结构提高访存效率。
2017/2/9 18:39:14 3.43MB 微机原理 CPU 硬件描述语言 Tomasulo
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清华大学电子系微机原理课程设计题目。
4人合作完成。
包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。
Quartus仿真实现了32位RISC微处理器,支持数据处理(包括乘除法),数据传送,子程序调用,中缀及跳转。
时序仿真主频可达70MHz。
采用Tomasulo算法处理指令流水中的数据相关,并提出了一种对Tomasulo就够的改进。
设计了Cache结构提高访存效率。
2015/9/18 19:23:53 3.42MB Cache
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡