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verilog交通灯设计

本实验为自主选题设计实验，实验选择具有倒计时显示功能的红黄绿三色交通设计，实验中采用verilogHDL作为设计功能描述语言，选用Altera公司的MAXIIEPM240T100C5最为主控芯片，实验报告中简要引见了MAXII系列器件，并给出了设计电路图，详细的引见了交通灯的设计流程，实验报告中还附有实验代码实验结果照片图。

2018/8/5 2:36:38 2.77MB 交通灯 verilog

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查表法乘法器verilogHDL设计代码及其测试文件

查找表乘法器就是将乘积放在存储器中，将操作数作为地址访问存储器，得到的输出结果就是乘法器的运算结果。
这种乘法器的运算速度就等于所使用的存储器的速度，普通用于较小规模的乘法器。

2016/10/14 13:55:29 967B 查表法乘法器

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Ultraedit环境下配置verilog语法高亮的字典文件(wordfile)

硬件开发时，常用verilogHDL硬件描述语言来编写CPLD或是FPGA的逻辑程序，但各芯片厂商提供的verilog编辑器不仅外观丑陋，而且使用起来非常不灵活，有的甚至无法自动缩进。
忍无可忍，只好自己动手，丰衣足食。
还好有Ultraedit这么一个强大的编辑器软件，可以DIY一个语法环境出来，网上找到的verilog语言wordfile都不是很全，最要命的是不能生成函数(模块)列表，自动配对、缩进也没做全。
花了半天时间，学习了一下所谓的“正则表达式”，终于生成了我希望的完整列表。
最后说一下，这个wordfile使用时要注意的地方：1.有的内部module的端口列表比较长，为了可以像函数一下展开和收起，定义了“（+制表符”和“）；
”是一对可收起的标示符，因而在其他地方的“）；
”最好在中间插个空格。
2.设置了多级列表，moduleparameterinputportoutputportioputportwireregalwaysblockassignlinessubmoduleport3.文件时*.uew格式，在UE19里可以直接用，其他早前版本，可以用文本文件打开，拷贝到wordfile文件里去。
4.使用中有什么问题，欢迎加QQ（2245240164，请注明verilog），乐意分享和交流

2016/5/25 19:22:24 6KB Ultraedit UEstudio verilog wordfile

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基于FPGA的可调信号发生器

基于FPGA的应用技术，采用Altera公司DE2-70开发板的CycloneⅡ系列EP2C70作为核心器件，设计了一种基于FPGA的新型可调信号发生器。
通过QuartusⅡ软件及VerilogHDL编程语言设计LPM_ROM模块定制数据ROM，并通过地址指针读取ROM中不同区域的数据，根据读取数据间隔的不同，实现调整频率功能，该系统可产生正弦波、方波、三角波和锯齿波4种波形信号，并使用嵌入式逻辑分析仪对产生的不同波形信号进行实时测试，实验证明，该可调信号发生器系统软件模仿数据和理论定制波形相吻合。

2022/10/11 13:39:49 1.23MB 信号发生器 EP2C70 Verilog

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VerilogHDL在FPGA中完成的数字时钟

本实验完成一个能显示小时，分钟，秒的数字时钟。

2022/10/10 14:29:36 308KB VerilogHDL语言 数字时钟

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基于FPGA用VerilogHDL言语实现的多功能数字钟

这是一个基于FPGA，用VerilogHDL言语实现的多功能数字钟，课程设计的项目。

2022/10/10 14:24:12 1.07MB 多功能数字钟

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FPGA数字信号处理（六）直接型IIR滤波器Verilog设计

使用Vivado完成直接型结构IIR滤波器VerilogHDL设计，含testbench与仿真，仿真结果优秀；
具体阐明可参考本人博客。
CSDN博客搜索：FPGADesigner

2022/9/30 17:29:17 1.55MB FPGA IIR Vivado Verilog

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IIR滤波器的FPGA设计.rar_Verilog滤波_iirverilog_滤波FPGA_滤波器verilog_滤波器I

基于veriloghdl言语对IIR滤波器设计

2022/9/30 17:22:25 1.61MB verilog滤波 iir_verilog 滤波_fpga 滤波器_verilog

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10位计数器（异步复位）的verilogHDL程序

采用异步复位的十进制计数器，捕捉到reset的低电平常清零而不用等待时钟的上升沿到来.

2016/7/14 7:52:04 409B 计数器 verilog HDL 10位计数器

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基于alteraFPGA的SPIIP核

使用verilogHDL言语编写的SPI收发数据的IP核，功能完整，通过测试仿真

2018/7/2 20:47:40 2.5MB SPI IP FPGA

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钉钉无人值守自动打卡脚本永不迟到的神器安卓和苹果教程 New!

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。

2024-04-09 15:03 15KB 钉钉 钉钉打卡

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