2048点FFT的matalb程序，生成每一级的地址规律，对编写FFT2048点的verilogHdl代码很有作用经过实验验证
2023/2/6 15:31:36
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使用verilogHDL语言编写的串口IP核，其中的全部代码，经过波形仿真验证，内附说明文档，已经过仿真，可完满运行。
2023/1/18 15:30:06
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一个用VerilogHDL言语实现的单时钟周期CPU原代码，里面有完整的工程代码，逻辑图，报告文档等。
此CPU共完成了16条常见MIPS指令。
此CPU共完成了16条常见MIPS指令。
2017/6/21 7:40:17
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XilinxSpartan-3E上实现31条MIPS指令流水线CPU代码用VerilogHDL编写，含UCF文件和原理阐明图，如有错误请联系邮箱zjuwh@sina.cn指正，谢谢。
2021/3/21 3:43:11
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XilinxSpartan-3E上实现31条MIPS指令流水线CPU代码用VerilogHDL编写，含UCF文件和原理阐明图，如有错误请联系邮箱zjuwh@sina.cn指正，谢谢。
2020/11/6 18:08:43
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在详细阐述正弦脉宽调制算法的基础上，结合DDS技术，以ActelFPGA作为控制核心，通过自然采样法比较1个三角载波和3个相位差为1200的正弦波，利用VerilogHDL言语实现死区时间可调的SPWM全数字算法，并在FushionStartKit开发板上实现SPWM全数字算法。
通过逻辑分析仪和数字存储示波器得到了验证，为该技术进一步应用和推广提供了一个良好的开放平台。
通过逻辑分析仪和数字存储示波器得到了验证，为该技术进一步应用和推广提供了一个良好的开放平台。
2020/2/7 2:39:34
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在详细阐述正弦脉宽调制算法的基础上，结合DDS技术，以ActelFPGA作为控制核心，通过自然采样法比较1个三角载波和3个相位差为1200的正弦波，利用VerilogHDL言语实现死区时间可调的SPWM全数字算法，并在FushionStartKit开发板上实现SPWM全数字算法。
通过逻辑分析仪和数字存储示波器得到了验证，为该技术进一步应用和推广提供了一个良好的开放平台。
通过逻辑分析仪和数字存储示波器得到了验证，为该技术进一步应用和推广提供了一个良好的开放平台。
2020/2/7 2:39:34
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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