内部资料的入门教材，很不错，后面陆续还会有verilog的资料上传哟，需要学习的同学可以关注我，会给大家提供更加优质的资源的！
2024/3/22 17:05:48
283KB
1
基于FPGA的VGA显示的乒乓球游戏机Verilog设计，里面包含多篇课程设计论文，对乒乓球游戏机Verilog设计进行了详细的说明，还附有部分源码。
有需要的朋友可以参考下
有需要的朋友可以参考下
2024/3/21 9:50:50
3.36MB
1
挺好的1024点FFT的verilog源码，输入数据的前三个是没有用的，被reset掉了，所以等6个周期读入周期就是对的
2024/3/18 15:17:38
18KB
1
附件包含两个版本的verilog夏宇闻第二版教材书籍（其中一个版本很清晰），比较过第二版与第三版内容，几乎一样，仅供查阅或上课使用的话，没必要花几十元买本书
2024/3/14 21:03:55
48.83MB
1
文档为8位的伪随机码生成器的verilog代码，包含测试程序，仿真时没有问题的，已经验证过，可以下载下来，学习使用。
2024/3/14 14:46:34
1KB
1
清华大学电子系微机原理课程设计题目。
4人合作完成。
包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。
Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。
时序仿真主频可达70MHz。
采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。
设计了Cache结构提高访存效率。
4人合作完成。
包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。
Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。
时序仿真主频可达70MHz。
采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。
设计了Cache结构提高访存效率。
2024/3/13 17:01:33
3.42MB
1
在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
15KB