用verilog描述的i2c代码二线I2CCMOS串行EEPROM的设计是根据I2C协议,以及EEPROMAT24C02的datasheet来进行设计的。
基于I2C的设计很多,归根到底是控制SDA线及SCL线来让设备间进行通信。
它有固定的帧格式。
本设计中Sda数据线与各模块是通过寄存器来进行数据的输入输出。
EEPROM模块是进行行为级描述的,它是根据具体芯片来写的模仿逻辑,不可综合。
EEPROM_WR是读写控制程序,是通过开关组合电路和控制时序电路组成的。
开关组合电路其实就是选择在SDA及DATA上的数据,根据信号来选择输出。
具体的控制时序电路就是一个状态机来完成。
Signal模块是测试用的,以前只接触过一些简单的testbench,在这次实验中,由于testbench理解的不透彻,用modelsim仿真的时候地址和数据线处于不定态,但是整个的时序是正确的。
2017/9/13 13:03:32 174KB i2c verilog
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最新ModelSim-Altera10.0d(QuartusII12.0)破解,xp/32bit验证没有成绩
2016/6/22 3:14:16 1.11MB ModelSim 10 破解
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用ModelSim完成了Altera乘法器IP核的仿真,有利于初学者学习
2020/9/13 17:12:12 12.15MB Altera 乘法器 IP核 Modelsim
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ModelSim-Altera破解工具,适合所有版本,留意压缩包里的mgls.dll是没有用的,不要覆盖掉你原来的dll文件。
2021/7/19 5:41:54 1.11MB ModelSim Altera 破解
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完好的DDS工程文件,平台是Quartus13.0,包含modelsim仿真文件,文档里含有代码,适合初学DDS用户使用
2018/10/21 14:11:21 3.25MB DD;Verilog
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本书着眼于实践,引见了FPGA设计开发的大量技巧,内容包括Xilinx开发软件ISE的使用技巧、Altera开发软件Quartus的使用技巧、仿真工具ModelSim的使用技巧、综合工具Synplify的使用技巧以及设计数字电路的一般技巧。
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在测试文件中,设定串口发送模块发送的内容,并发给接收模块接收端,通过仿真,可知接收模块接收内容和发送内容分歧
2018/9/18 5:30:51 40KB FPGA串口 多字节通信
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数字系统设计;
音乐播放器;
verilog言语;
modelsim;
ISE
2019/7/10 17:32:22 8KB 数字系统设计
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用于破解IntelFPGA版本的Modelsim,从别处转载而来,实测与IntelFPGA17.0相配的ModelSim破解乐成。
2017/4/20 4:36:43 635KB ModelsimInte 破解工具
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ModelSim电子零碎分析及仿真是一本学习Modelsim软件的书籍,在FPGA开发中必不可少的一个软件
2020/1/19 16:25:10 46.7MB ModelSim Verilog
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡