本项目主要利用Verilog语言设计一一个基于MIPS架构的CPU。
分别设计指令存储器、寄存器堆、ALU、取指令部件、数据存储器、立即数处理单元、主单元控制器、ALU控制单元。
将这些单元连城数据通路，再结合控制单元合成CPU下板验证。
并基于该cpu完成了串口收发数据的驱动，并下板测试，功能正确。
该代码是基于EP4CE10F17C8开发板的，可直接下板，其他开发板只需稍做改变即可用

波形发生器功能：基于FPGA的Verilog语言的设计，可以实现发生锯齿波、三角波、方波、正弦波，附加功能有幅度调节，资源中有工程文件和仿真数据。

目录译者序前言第1章简介 11.1什么是VerilogHDL？ 11.2历史 11.3主要能力 1第2章HDL指南 42.1模块 42.2时延 52.3数据流描述方式 52.4行为描述方式 62.5结构化描述形式 82.6混合设计描述方式 92.7设计模拟 10第3章Verilog语言要素 143.1标识符 143.2注释 143.3格式 143.4系统任务和函数 153.5编译指令 153.5.1`define和`undef 153.5.2`ifdef、`else和`endif 163.5.3`default_nettype 163.5.4`include 163.5.5`resetall 163.5.6`timescale 163.5.7`unconnected_drive和`nounconnected_drive 183.5.8`celldefine和`endcelldefine 183.6值集合 183.6.1整型数 183.6.2实数 193.6.3字符串 203.7数据类型 203.7.1线网类型 203.7.2未说明的线网 233.7.3向量和标量线网 233.7.4寄存器类型 233.8参数 26第4章表达式 284.1操作数 284.1.1常数 284.1.2参数 294.1.3线网 294.1.4寄存器 294.1.5位选择 294.1.6部分选择 294.1.7存储器单元 304.1.8函数调用 304.2操作符 304.2.1算术操作符 314.2.2关系操作符 334.2.3相等关系操作符 334.2.4逻辑操作符 344.2.5按位操作符 354.2.6归约操作符 364.2.7移位操作符 364.2.8条件操作符 374.2.9连接和复制操作 374.3表达式种类 38第5章门电平模型化 395.1内置基本门 395.2多输入门 395.3多输出门 415.4三态门 415.5上拉、下拉电阻 425.6MOS开关 425.7双向开关 445.8门时延 445.9实例数组 455.10隐式线网 455.11简单示例 465.122-4解码器举例 465.13主从触发器举例 475.14奇偶电路 47第6章用户定义的原语 496.1UDP的定义 496.2组合电路UDP 496.3时序电路UDP 506.3.1初始化状态寄存器 506.3.2电平触发的时序电路UDP 506.3.3边沿触发的时序电路UDP 516.3.4边沿触发和电平触发的混合行为 516.4另一实例 526.5表项汇总 52第7章数据流模型化 547.1连续赋值语句 547.2举例 557.3线网说明赋值 557.4时延 557.5线网时延 577.6举例 577.6.1主从触发器 577.6.2数值比较器 58第8章行为建模 598.1过程结构 598.1.1initial语句 598.1.2always语句 618.1.3两类语句在模块中的使用 628.2时序控制 638.2.1时延控制 638.2.2事件控制 648.3语句块 658.3.1顺序语句块 668.3.2并行语句块 678.4过程性赋值 688.4.1语句内部时延 698.4.2阻塞性过程赋值 708.4.3非阻塞性过程赋值 718.4.4连续赋值与过程赋值的比较 728.5if语句 738.6case语句 748.7循环语句 768.7.1forever循环语句 768.7.2repeat循环语句 768.7.3while循环语句 778.7.4for循环语句 778.8过程性连续赋值 788.8.

一个简单的用verilog语言描述的RISC_CPU的例子，这个例子结构简单，对于初学者很有用

大学，数字逻辑基础与verilog硬件描述语言课后答案。
通过verilog语言

用Verilog语言设计的流水线CPU，资源里包含了源代码及流水线CPU结构图，与大家分享下

verilog语言编写的基于cordic算法实现的双曲函数

用verilog语言实现电子琴，输出接蜂鸣器或扬声器，顶层模块调用音调模块、音符模块、分频模块。
演奏的乐曲为致爱丽丝（献给爱丽丝）。
乐曲的乐谱及其每个音符对应的节拍长度保存在两个txt文本中

在quartus2中使用Verilog语言编写的简单自动售货机程序优点：语句简单易读，功能完全缺点：输出有干扰乱码。

基于Verilog语言，用FPGA设计实现一种QPSK调制系统，生成一个5级m序列作为输入信号进行测试，为输入信号进行测试，并在Chipscope中观察各信号波形，分析该系统的正确性。

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。 另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。 为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。