WHUT-逻辑与计算机设计第五个实验报告（vivado实现）1. 掌握一些特殊进制（60进制、24进制）计数器的设计与实现；
2. 掌握由basys3提供的100MHZ系统主时钟生成1HZ时钟的方法；
3. 掌握数字计时器的实现方法：描述由1HZ的时钟驱动，秒钟60进1，分钟60进1，时针24进1；
4. 掌握将计时器显示在七段数码管上。
2. 掌握由basys3提供的100MHZ系统主时钟生成1HZ时钟的方法；
3. 掌握数字计时器的实现方法：描述由1HZ的时钟驱动，秒钟60进1，分钟60进1，时针24进1；
4. 掌握将计时器显示在七段数码管上。
2024/6/23 15:19:21
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并行结构FIR滤波器的VerilogHDL代码，Vivado工程，含testbench与仿真，仿真结果优秀
2024/6/17 21:09:15
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UltraFast设计方法时序收敛快捷参考指南(UG1292)，提供了简化的分步骤快速收敛时序流程，适用于VivadoDesignSuite
2024/6/15 11:29:02
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FPGA串口模块，原创作者为CrazyBingo，在《FPGA案例技巧与开发实例详解》中的串口模块基础上改造，加入串口缓冲区FIFO，无须关心使能信号。
已在Nexys4DDR开发板上验证，开发环境为Vivado2015.4
已在Nexys4DDR开发板上验证，开发环境为Vivado2015.4
2024/6/5 17:34:28
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FPGA上运行人脸识别源代码，ThisprojectattemptstorealizeafacedetectorusingVoila-Jonesalgorithm.ThereferenceCmodelisborrowedfrom[5kk73GPUAssignment2012](https://sites.google.com/site/5kk73gpu2012/assignment/viola-jones-face-detection),withsomemodifytofithardwareimplementationandfixedsomebug.ThecodeiswrittenbyVerilog/SystemVerilogandSynthesizedonXilinxKintexUltrascaleFPGAusingVivado.Thiscodeisjustexperimentalforfunction,alotofoptimizationcanfurtherbedone.
2024/5/10 19:02:02
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带冒险的5级MIPS流水线设计报告，24页十分详细，与资源Vivado下用Verilog编写的带冒险的5级MIPS流水线配合使用
2024/4/25 11:57:09
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PYNQ-Z2DPU1.4的Vivado工程，基于Vivado2019.1，里边包含了DPU1.4的IP，创建bd的tcl文件以及创建好的工程。
2024/4/23 20:18:07
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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