使用Vivado完成级联型结构IIR滤波器VerilogHDL设计，含testbench与仿真，仿真结果优秀；
具体说明可参考本人博客。
CSDN博客搜索：FPGADesigner
具体说明可参考本人博客。
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2024/12/9 11:55:07
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与教程--FPGA基础入门【10】开发板EthernetPHY局域网配置--相应的源代码。
根目录包含：1.相关文档，nexys4ddr_rm.pdf是开发板文档；
8720a.pdf是PHY芯片LAN8720A文档2.src/包含所有源代码3.sim/包含所有仿真所需文件4.ethernet/包含Vivado工程文件
根目录包含：1.相关文档，nexys4ddr_rm.pdf是开发板文档；
8720a.pdf是PHY芯片LAN8720A文档2.src/包含所有源代码3.sim/包含所有仿真所需文件4.ethernet/包含Vivado工程文件
2024/11/29 9:52:46
2.29MB
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下载请注意操作系统！VivadoHLx2019.1：WebPACK和版本—Windows自解压Web安装程序(EXE-64.62MB)
2024/11/17 4:10:43
64.62MB
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计算机组成原理实验多周期CPU设计VivadoMIPS基本指令都有实现，包括bgtzjjalbne等等基本指令
2024/11/9 19:19:29
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包含Xilinx官方全部Vivado软件的用户指导手册，详细介绍了Vivado环境下FPGA使用和设置。
2024/11/1 4:47:23
62.21MB
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Vivado安装后发现有所需的功能或芯片型号没有添加，按照步骤进行，无需重新安装Vivado，直接进行添加
2024/10/10 12:23:17
515KB
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VerilogHDL扫盲文 VerilogHDL那些事儿_建模篇(vivado) Verilog_HDL_那些事儿_时序篇(verilogmodelsim) VerilogHDL那些事儿-整合篇
2024/9/29 6:19:30
62.14MB
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pynq_z1，z2入门教程，，zynq7000系列通用入门，led点灯，包括如何建立一个vivado工程，PS-PL的入门操作，
2024/8/23 5:36:30
31.95MB
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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