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密码锁（Verilog设计）程序

功能：采用verilog设计，7段数码管进行输入的显示，在DE-2平台上进行密码锁的实现的程序

2024/12/21 19:48:39 4KB 密码锁 Verilog设计

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流水灯verilog设计代码

流水灯verilog设计代码.8个灯流动显示！

2024/12/20 11:44:37 8KB 流水灯 verilog

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FPGA数字信号处理（七）级联型IIR滤波器Verilog设计

使用Vivado完成级联型结构IIR滤波器VerilogHDL设计，含testbench与仿真，仿真结果优秀；
具体说明可参考本人博客。
CSDN博客搜索：FPGADesigner

2024/12/9 11:55:07 223KB FPGA Vivado IIR Verilog

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单周期CPU的Verilog设计代码

single_period_CPU_opt.zip内部完整代码仿真测试都通过

2024/7/2 21:52:18 426KB CPU 单周期 verilog

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FPGA数字信号处理（二）并行FIR滤波器Verilog设计

并行结构FIR滤波器的VerilogHDL代码，Vivado工程，含testbench与仿真，仿真结果优秀

2024/6/17 21:09:15 4.35MB Verilog FPGA Vivado FIR

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乒乓球游戏机Verilog设计

乒乓球游戏机Verilog设计，亲测可以使用

2024/5/15 10:23:08 1.54MB 乒乓球

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数字逻辑基础与Verilog设计

数字逻辑基础与Verilog设计中文版，原书第3版，斯蒂芬·布朗

2024/4/26 21:27:29 105.12MB Verilog

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基于FPGA的VGA显示的乒乓球游戏机Verilog设计

基于FPGA的VGA显示的乒乓球游戏机Verilog设计，里面包含多篇课程设计论文，对乒乓球游戏机Verilog设计进行了详细的说明，还附有部分源码。
有需要的朋友可以参考下

2024/3/21 9:50:50 3.36MB FPGA VGA 乒乓球游戏机 Verilog

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积分梳状滤波器(CIC)verilog设计

积分梳状滤波器(CIC)设计verilog仿真功能实现

2024/2/5 21:45:04 2KB 积分梳状 滤波器(CIC) 设计

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FPGA数字信号处理（三）串行FIR滤波器Verilog设计

串行结构FIR滤波器的VerilogHDL代码，Vivado工程，含testbench与仿真，仿真结果优秀；
具体说明可参考本人博客。
CSDN博客搜索：FPGADesigner

2024/2/4 0:02:48 2.25MB Verilog FPGA Vivado FIR

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钉钉无人值守自动打卡脚本永不迟到的神器安卓和苹果教程 New!

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。

2024-04-09 15:03 15KB 钉钉 钉钉打卡

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