本项目主要利用Verilog语言设计一一个基于MIPS架构的CPU。
分别设计指令存储器、寄存器堆、ALU、取指令部件、数据存储器、立即数处理单元、主单元控制器、ALU控制单元。
将这些单元连城数据通路，再结合控制单元合成CPU下板验证。
并基于该cpu完成了串口收发数据的驱动，并下板测试，功能正确。
该代码是基于EP4CE10F17C8开发板的，可直接下板，其他开发板只需稍做改变即可用

 设计一台微程序控制的模型计算机1) 拟定指令系统（含机器指令的字长、格式、寻址方式及指令的种类等）2) 设计数据通路，给出模型机中所含的部件及其间的连接，以及信息在数据通路中传送时所需的微命令。
3) 设计微程序的流程图4) 设计微指令5) 编写微程序6) 使用VHDL编码，仿真检测实验的功能是否达到设计要求其中包含完整的课设报告以及源程序。

含数据通路图、状态转换图、相关文档、verilog源码以及测试代码

实验目的】1. 掌握CPU的设计步骤2. 学会芯片的运用及其功能【实验环境】Maxplus2环境下实现非常简单CPU数据通路的设计【实验内容】可选以下实验之一：1、绘制“非常简单CPU”数据通路（MAX+PLUSII环境）数据通路2、绘制移位-相加乘法电路（MAX+PLUSII环境）3、绘制MIPS处理器数据通路（“画笔”或Powerpoint或手工）实验辅助材料对上述三个实验，分别提供以下辅助材料：1、“非常简单CPU”数据通路，给出步骤和指导，见后。
2、乘法电路，给出实验原理图（MAX+PLUSII的gdf文件，但不完整或有错误）。
3、MIPS处理器，给出数据通路的图片文件。
附：绘制“非常简单CPU”数据通路步骤及指导非常简单CPU的寄存器：一个8位累加器AC，一个6位的地址寄存器AR，一个6位的程序计数器PC，一个8位的数据寄存器DR，一个2位的指令寄存器IR。
其数据通路详见教材P。

参考《16位5级流水无cache实验CPU课程设计实验要求》文档及其VHDL代码，在理解其思想和方法的基础上，将其改造成8位的5级流水无cache的实验CPU，包括对指令系统、数据通路、各流水段模块、内存模块等方面的改造。
利用VHDL语言编程实现，并在TEC-CA平台上进行仿真测试。
为方便起见，后续16位5级流水无cache实验CPU简记为ExpCPU-16，而8位的则记为ExpCPU-8。
对于内存模块的改造，参考《计算机组成原理》课程综合实验的方法，独立设计一块8位的RAM。
（1）利用TEC-CA平台上的16位RAM来存放8位的指令和数据；
（2）实现一条JRS指令，以便在符号标志位S=1时跳转。
需要改写ID段的控制信息，并改写IF段；
（3）实现一条CMPJDR,SR,offset指令，当比较的两个数相等时，跳转到目标地址PC+1+offset；
（4）可以探索从外部输入指令，而不是初始化时将指令“写死”在RAM中；
（5）此5段流水模块之间，并没有明显地加上流水寄存器，可以考虑在不同模块间加上流水寄存器；
（6）探索5段流水带cache的CPU的设计。

verilogHDL实现的双电梯1-9层控制器源码+仿真+设计文档说明,电梯控制器可分为两个部分，一个是控制器，一个是数据通路。
数据通路主要完成对当前电梯所在楼层的远算。
控制器则根据外部输入信号和当前状态向数据通路发送控制信号，控制电梯的上升、下降或停留。
由于有a,b两部电梯，对每部电梯我们都采用控制器+数据通路的结构。
两者的控制器和数据通路分别独立。
为方便后续的设计，当前楼层通过9位onehot码表示，如1楼为000000001。

北航计算机组成课Project5资源。
包含：全套流水线cpu源代码，数据通路设计和暂停转发分析excel表，和覆盖所有冲突情况的Mips汇编强测代码。

包括运算器组成实验、双端口存储器原理实验、数据通路组成实验、微程序控制器组成实验、CPU组成与机器指令执行实验、微程序设计实验等

1.深入操作CPU的责任原理，搜罗ALU、抑制器、寄存器、存储器等部件的责任原理；
2.熟习以及操作指令体系的方案方式，并方案约莫的指令体系；
3.知道以及操作小型盘算机的责任原理，以体系的方式建树起零件不雅点；
4.知道以及操作基于VHDL语言以及TEC-CA硬件平台方案模子机的方式。
二、方案申请　　参考所给的16位试验CPU的方案与实现，体味其部份方案思绪，并知道该CPU的责任原理。
在此底子上，对于该16位的试验CPU（称为参考CPU）举行改造，以方案患上到一个8位的CPU。
总的申请是将原本16位的数据通路，改为8位的数据通路，总的申请如下：将原本8位的OP码，改为4位的OP码；
将原本8位的地址码（搜罗2个操作数），改为4位的地址码（搜罗2个操作数）。
　　在上述总申请的底子上，对于试验CPU的指令体系、ALU、抑制器、寄存器、存储器举行响应的改造。
详尽申请如下：更正指令格式，将原本指令长为16位的指令格式改为8位的指令长格式；
方案总共16条指令的指令体系。
此指令体系可所以参考CPU指令体系的子集，但参考CPU指令体系中A组以及B组中的指令起码都要选用2条。
另外，罕有的算术逻辑运算、跳转等指令要纳入所方案的指令体系；
方案8位的寄存器，每一个寄存器有1个输入端口以及2个输入端口。
寄存器的数目受控于每一个操作数的位数，详尽要看指令格式若何方案；
方案8位的ALU，详尽要实现哪些成果与指令体系无关。
方案时，不直接更正参考CPU的VHDL代码，而是改用相似以前底子试验时方案ALU的方式方案；
方案8位的抑制逻辑部件，详尽松散指令成果、硬布线逻辑举行更正；
方案8位的地址寄存器IR、法度圭表标准计数器PC、地址寄存器AR；
方案8位的存储器读写部件。
由于改用了8位的数据通路，不能直接付与DEC-CA平台上的2片16位的存储芯片，需要依据底子试验3的方式方案存储器。
此种方式不能经由DebugController下载测试指令，于是测试指令若何置入到存储器中是一个难点。
方案时，能够思考约莫点地把指令写去世在存储器中（可用于验证指令的实施），而后用只读方式读进去；
大概思考在reset的那一节奏里，实现存储器中待测试指令的置入；
（可选项）方案8位的数据寄存器DR；
（可选项）不直接方案存储器RAM，而是付与DEC-CA平台上的2片16位的存储芯片.在实现为了第9个申请的底子上，实现由Debugcontroller置入待测试指令；
（可选项）顶层实体，不是由BDF方式画图实现，而是用相似底子试验4（通用寄存器组）中方案顶层实体的方式，用VHDL语言来实现。
（可选项）自己构想　　行使方案好的指令体系，编写汇编代码，以便测试齐全方案的指令及指令波及的相关成果。
方案好测试用的汇编代码后，然后行使QuartusII软件附带的DebugController编写汇编编译法则。
接着，行使DebugController软件把汇编编译之后的二进制代码置入到所付与的存储器中，并对于方案好的8位CPU举行测试。

Verilog编程下的单周期处理器，完成基本的几条指令，单周期处理器由数据通路和控制器组成。
采用模块化和层次化设计。

在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。 另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。 为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。