采用键控法实现2FSK，功能模块设计如图所示。
通过不同的分频器，产生频率分别为f1和f2的基频。
基带信号为“1”时，频率号为“1”时，频率f1的信号通过；
当基带信号为“0”时，频率f2的信号通过。
f1和f2作为正弦表的地址发生器的时钟，正弦表输出正弦波的样点数据，经过D/A数模转换，得到连续的2FSK信号。
通过不同的分频器，产生频率分别为f1和f2的基频。
基带信号为“1”时，频率号为“1”时，频率f1的信号通过；
当基带信号为“0”时，频率f2的信号通过。
f1和f2作为正弦表的地址发生器的时钟，正弦表输出正弦波的样点数据，经过D/A数模转换，得到连续的2FSK信号。
2025/2/11 2:26:27
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本系统是采用EDA技术设计的一个简易的八音符电子琴和音乐发生器，该系统基于计算机中时钟分频器的原理，采用自顶向下的设计方法来实现，它可以通过按键输入来控制音响。
系统由乐曲自动演奏模块、乐器演示模块琴/乐功能选择模块、音调发生模块和数控分频模块五个部分组成。
系统实现是用硬件描述语言VHDL按模块化方式进行设计，然后进行编程、时序仿真、整合。
本系统功能比较齐全，有一定的使用价值。
系统由乐曲自动演奏模块、乐器演示模块琴/乐功能选择模块、音调发生模块和数控分频模块五个部分组成。
系统实现是用硬件描述语言VHDL按模块化方式进行设计，然后进行编程、时序仿真、整合。
本系统功能比较齐全，有一定的使用价值。
2024/11/12 18:56:54
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所有资源已经打包上传，很好的学习资料。
基于FPGA的分频器设计1）系统时钟1MHz；
2）要求能产生2分频～16分频信号，分频系数步进值为1；
3）“分频系数置数”按钮每按一次，分频系数增加1，增加到16后如果再次按下“分频系数置数”按钮，分频系数回归到2；
置数结束后，按下“启动”按钮，系统按照指定的分频系数生成分频信号；
4）n分频后，“1”电平持续的时间要求1～n-1可调，步进值1；
5）“占空系数置数”按钮每按一次，“1”电平持续时间增加1，增加到n-1后如果再次按下“分频系数置数”按钮，“1”电平持续时间回归到1；
再按下“启动”按钮后，系统按照指定的“1”电平持续时间生成分频信号；
基于FPGA的分频器设计1）系统时钟1MHz；
2）要求能产生2分频～16分频信号，分频系数步进值为1；
3）“分频系数置数”按钮每按一次，分频系数增加1，增加到16后如果再次按下“分频系数置数”按钮，分频系数回归到2；
置数结束后，按下“启动”按钮，系统按照指定的分频系数生成分频信号；
4）n分频后，“1”电平持续的时间要求1～n-1可调，步进值1；
5）“占空系数置数”按钮每按一次，“1”电平持续时间增加1，增加到n-1后如果再次按下“分频系数置数”按钮，“1”电平持续时间回归到1；
再按下“启动”按钮后，系统按照指定的“1”电平持续时间生成分频信号；
2024/5/26 1:17:57
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数字秒表是日常生活中比较常见的电子产品，秒表的逻辑结构主要由时基电路、分频器、十进制计数器、6进制计数器、数据选择器和译码器等组成。
整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意停止及启动，计数器的输出全都为BCD码输出，方便显示译码器连接。
本设计基于简单易行的原则，秒表显示以0.1s为最小单位，最大量程为9.9s，采用七段数码管作为显示部分，以此来达到基本设计要求.
整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意停止及启动，计数器的输出全都为BCD码输出，方便显示译码器连接。
本设计基于简单易行的原则，秒表显示以0.1s为最小单位，最大量程为9.9s，采用七段数码管作为显示部分，以此来达到基本设计要求.
2024/3/27 16:01:07
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压缩包为EGO1的官方配套实验，包括流水灯、智力抢答器、分频器、FIR数字滤波器、VGA图像显示、蓝牙远程控制、嵌入式软核设计
2024/2/6 22:48:01
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使用Verilog硬件描述语言编写的出租车计价器，编写环境为Quartusii9.0，硬件平台为CycloneEP1C6Q240C8.实现主要功能如下：-输入时钟为系统晶振50Mhz.-两个开关分别控制：开始/停止计费，出租车行进中/停止等待-一个开关控制所有数据的复位-两个开关组合控制显示4种数据：当前计价（单位：元，精确到角）/当前行进总距离(单位：千米，精确到10m)/当前等待时间(单位：分，精确到分)/起步价内行进距离（单位：千米，精确到10m，详见计费规则）-计费规则：起步价9元/3千米，超出起步价部分2.4元/千米，停车等待时间内1元/10分钟（不足10分钟不计费）。
注：在起步价9元范围内，可算作是3元/千米，此时停车等待产生的费用也按照1元/10分钟折算到起步价内；
即3元/千米的标准产生的行进费用与等待费用之和小于9元即视为起步价范围。
（eg.行进2千米，等待10分钟，总价为9元而非10元）作为Verilog硬件描述语言初学者的入门项目，主要内容包含分频器、计数器、计算与数码管显示模块的简单实现与应用，具有一定的参考价值。
注：在起步价9元范围内，可算作是3元/千米，此时停车等待产生的费用也按照1元/10分钟折算到起步价内；
即3元/千米的标准产生的行进费用与等待费用之和小于9元即视为起步价范围。
（eg.行进2千米，等待10分钟，总价为9元而非10元）作为Verilog硬件描述语言初学者的入门项目，主要内容包含分频器、计数器、计算与数码管显示模块的简单实现与应用，具有一定的参考价值。
2024/2/1 7:10:09
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安徽工程大学数字逻辑课程设计数字显示电子钟三，2020年原创。
设计和要求：设计一个能显示分、时并有闹钟的数字电子钟逻辑电路，要求如下：(1)由石英多谐振荡器和分频器产生1/60Hz标准分脉冲。
(2)计时电路为“分电路”和“时电路”，“闹铃电路”只设计“时电路”。
(3)“分电路”为00—59的六十进制计数、译码、显示电路。
(4)“时电路”为00—23的二十四进制计数、译码、显示电路。
(5)计时时间和闹铃时间均可校正，校正时钟为单次脉冲。
设定的闹钟时间到达时，电路有持续30秒的有间断的声响提示，声响频率约为1000Hz。
内含课程设计报告及仿真文件
设计和要求：设计一个能显示分、时并有闹钟的数字电子钟逻辑电路，要求如下：(1)由石英多谐振荡器和分频器产生1/60Hz标准分脉冲。
(2)计时电路为“分电路”和“时电路”，“闹铃电路”只设计“时电路”。
(3)“分电路”为00—59的六十进制计数、译码、显示电路。
(4)“时电路”为00—23的二十四进制计数、译码、显示电路。
(5)计时时间和闹铃时间均可校正，校正时钟为单次脉冲。
设定的闹钟时间到达时，电路有持续30秒的有间断的声响提示，声响频率约为1000Hz。
内含课程设计报告及仿真文件
2023/12/15 3:43:42
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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