简约使用verilog语言编写的数字时钟,并且可以输入预设时间调整,时分秒分三段描述,简约明了
2023/1/15 21:17:48 2KB Verilog FPGA 电子钟 时钟
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verilog语言是FPGA开发的流行语言,该语言使用简单,是FPGA学习者的利器。
该文档详细的引见了verilog的思想及其编程基础和应用技巧,对学生或开发人员都是很有用处的
2021/5/26 4:04:24 5.27MB verilog语言
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用按键控制球的移动方向,由于我这个板卡上只要四个按键,复位必须要用一个,所以只可以控制左右下三个方向。
2016/11/16 15:01:33 1.02MB FPGA VERILOG VGA
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工程中包含有源代码、约束。
运转平台时vivado2014。
基于verilog语言和vivado实现的ad9613数字采集工程。
2020/2/14 13:42:53 776KB FPGA  vivado verilo ADC
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RISC_V多周期CPU设计,里面包含基于最新提出的RISC_V指令集设计的多周期CPU,使用Verilog语言,代码正文详细,提供官方给出的测试样例,RV32I基本整数指令四十多条指令都有实现,波形仿真通过。
2018/9/6 6:24:35 60KB RISC_V 多周期CPU Verilog
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用verilog语言写的CPU,支持外部中缀与时钟中缀,并有中缀屏蔽和中缀嵌套,提供指令集文档与结构图。
其中指令集文档有CPU每一拍控制信号的详细说明。
2019/5/26 9:21:53 35KB verilog 指令集 CPU 中断
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硬件开发时,常用verilogHDL硬件描述语言来编写CPLD或是FPGA的逻辑程序,但各芯片厂商提供的verilog编辑器不仅外观丑陋,而且使用起来非常不灵活,有的甚至无法自动缩进。
忍无可忍,只好自己动手,丰衣足食。
还好有Ultraedit这么一个强大的编辑器软件,可以DIY一个语法环境出来,网上找到的verilog语言wordfile都不是很全,最要命的是不能生成函数(模块)列表,自动配对、缩进也没做全。
花了半天时间,学习了一下所谓的“正则表达式”,终于生成了我希望的完整列表。
最后说一下,这个wordfile使用时要注意的地方:1.有的内部module的端口列表比较长,为了可以像函数一下展开和收起,定义了“(+制表符”和“);
”是一对可收起的标示符,因而在其他地方的“);
”最好在中间插个空格。
2.设置了多级列表,moduleparameterinputportoutputportioputportwireregalwaysblockassignlinessubmoduleport3.文件时*.uew格式,在UE19里可以直接用,其他早前版本,可以用文本文件打开,拷贝到wordfile文件里去。
4.使用中有什么问题,欢迎加QQ(2245240164,请注明verilog),乐意分享和交流
2016/5/25 19:22:24 6KB Ultraedit UEstudio verilog wordfile
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使用verilog语言描述的二阶巴特沃斯IIR滤波器,程序中有参数说明,已经运转通过
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(1)按给定的数据格式和指令系统,运用“计算机原理”课程学得的知识,在所提供的器件范围内,用vhdl或verilog语言设计一个8位的具有28条指令的CPU模型机系统。
(2)所设计出的计算机的系统的完整逻辑图,整理出设计报告。
(3)要求设计出的计算机系统尽量为最佳方案,有可能的话,尽可能添加其功能。
2020/2/18 12:25:38 1.21MB VHDL CPU
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利用verilog语言编写的简单控制舵机的程序,可以自己调理角度和舵机个数
2021/9/16 22:45:35 26KB FPGA 舵机
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡