比较实用的常用低速接口verilog代码，包含了Uart，SPI,I2C等，可以为本人的开发设计节约时间，可以直接调用
2019/2/15 1:08:03
7KB
1
本材料包括《基于FPGA的嵌入式图像处理系统设计》和《基于FPGA的数字图像处理原理及应用》。
其中，原理及应用这本书偏重工程应用，详细易懂，有verilog源码好上手。
现在把PDF和源码找好了，非常非常全面实用的实战案例，基于FPGA！
其中，原理及应用这本书偏重工程应用，详细易懂，有verilog源码好上手。
现在把PDF和源码找好了，非常非常全面实用的实战案例，基于FPGA！
2020/1/19 16:26:10
185.55MB
1
（1）按给定的数据格式和指令系统，运用“计算机原理”课程学得的知识，在所提供的器件范围内，用vhdl或verilog语言设计一个8位的具有28条指令的CPU模型机系统。
（2）所设计出的计算机的系统的完整逻辑图，整理出设计报告。
（3）要求设计出的计算机系统尽量为最佳方案，有可能的话，尽可能添加其功能。
（2）所设计出的计算机的系统的完整逻辑图，整理出设计报告。
（3）要求设计出的计算机系统尽量为最佳方案，有可能的话，尽可能添加其功能。
2020/2/18 12:25:38
1.21MB
1
鉴于上次传的只要Verilog代码，怕对于像半年前的我一样的初学者仍然会遇到很大困难，现特把本人课程设计的整个Quartus工程文件一并上传，希望有用。
用时只需用Quartus打开工程文件即可编译运行，频率可达16M没问题。
用时只需用Quartus打开工程文件即可编译运行，频率可达16M没问题。
2021/4/15 19:27:46
16.23MB
1
1，用了3个输入代表抢答按钮，如果想设置更过直接更改；
2，初始时倒计时为10s；
3，如果倒计时为10s没人抢答，按下复位键，重新开始抢答；
4，在倒计时10s内有人抢答，则倒计时停止减一；
5，序号显示的是第一个抢答的人对应的序号，其他人抢答有效；
6，按下复位键，重新开始抢答。
2，初始时倒计时为10s；
3，如果倒计时为10s没人抢答，按下复位键，重新开始抢答；
4，在倒计时10s内有人抢答，则倒计时停止减一；
5，序号显示的是第一个抢答的人对应的序号，其他人抢答有效；
6，按下复位键，重新开始抢答。
2016/5/3 3:50:35
598KB
1
4位并行乘法器的电路设计与仿真1.实现4位并行乘法器的电路设计;2.带异步清零端；
3.输入为8位；
4.单个门延迟设为5ns。
3.输入为8位；
4.单个门延迟设为5ns。
2021/3/26 14:37:02
67KB
1
在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
15KB