计算机系统结构大学期末复习资料题库含答案1.看下述程序段:(C)k:R5=R2k+1:R0=R1×R4k+2:R2=R5+1k+3:R4=R0×R3k+4:R3=R4-1K+5:……k和k+2之间发生的是什么数据相关I.先写后读相关II.写-写相关III.先读后写相关A.只有IB.只有I、IIC.只有I、IIID.以上都不对2.开发并行的途径有(D),资源重复和资源共享。
A、多计算机系统B、多道分时C、分布式处理系统D、时间重叠3.在计算机系统设计中,比较好的方法是(D)。
A、从上向下设计B、从下向上设计C、从两头向中间设计D、从中间开始向上、向下设计4.执行微指令的是(C)a.汇编程序b.编译程序c.硬件d.微指令程序5.软件和硬件在(B)意义上是等效的。
A.系统结构B.功能C.功能D.价格6.实现汇编语言源程序变换成机器语言目标程序是由(D)A.编译程序解释B.编译程序翻译C.汇编程序解释D.汇编程序翻译7.按照计算机系统层次结构,算术运算、逻辑运算和移位等指令应属于(A)级机器语言。
A.传统机器语言机器B.操作系统机器C.汇编语言机器D.高级语言机器8.对汇编语言程序员,下列(A)不是透明的。
A.中断字寄存器B.乘法器C.移位器D.指令缓冲器9.在采用基准测试程序来测试评价机器的功能时,下列方法按照评价准确性递增的顺序排列是(B)。
(1)实际的应用程序方法(2)核心程序方法(3)玩具基准测试程序(小测试程序)(4)综合基准测试程序A.(1)(2)(3)(4)B.(2)(3)(4)(1)C.(3)(4)(1)(2)D.(4)(3)(2)(1)10.下列体系结构中,最适合多个任务并行执行的体系结构是(D)A、流水线的向量机结构B、堆栈处理结构C、共享存储多处理机结构D、分布存储多计算机结构11.从用户的观点看,评价计算机系统功能的综合参数是(B):A、指令系统B、吞吐率C、主存容量D、主频率12.设指令由取指、分析、执行3个子部件完成,每个子部件的工作周期均为△t,采用常规标量单流水线处理机。
若连续执行10条指令,则共需时间(C)△t。
A.8B.10C.12D.1413.系统响应时间和作业吞吐量是衡量计算机系统功能的重要指标。
对于一个持续处理业务的系统而言,(C),表明其功能越好。
A.响应时间越短,作业吞吐量越小B.响应时间越短,作业吞吐量越大C.响应时间越长,作业吞吐量越大D.响应时间不会影响作业吞吐量14.若每一条指令都可以分解为取指、分析和执行三步。
已知取指时间t取指=4△t,分析时间t分析=3△t,执行时间t执行=5△t。
如果按串行方式执行完100条指令需要(C)△t。
A.1190B.1195C.1200D.120515.如果按照流水线方式执行,执行完100条指令需要(B)△t。
A.504B.507C.508D.51016.并行访问存储器最大的问题就是访问冲突大,下面不属于并行访问存储器的缺点的是:(D)A、取指令冲突B、读操作数冲突C、写数据冲突D、译码冲突17.一条4段流水线,每段执行时间为1ns,求该流水线执行100条指令最大效率为(C)A.100%B.96.2%C.97.1%D.388%18.假设一条指令的执行过程可以分为“取指令”、“分析”和“执行”三段,每一段的执行时间均为,连续执行n条指令所需要花费的最短时间约为(B)(假设仅有“取指令”和“分析”可重叠并假设n足够大):A.B.C.D.19.MISD是指(C)A.单指令流单数据流B.单指令流多数据流C.多指令流单数据流D.多指令流多数据流20.星形网络的网络直径和链路数分别为(A)和(D)。
A.N-1B.N/2C.2D.N(N-1)/221.软件和硬件在(B)意义上是等效的。
A.系统结构B.功能C.功能D.价格
2021/6/14 4:31:37 17.37MB 题库含答案
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4位并行乘法器的电路设计与仿真1.实现4位并行乘法器的电路设计;2.带异步清零端;
3.输入为8位;
4.单个门延迟设为5ns。
2021/3/26 14:37:02 67KB Verilog 并行乘法器
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verilog言语实现简易计算器的功能,比如常用的乘法器加法器除法器减法器以及相应的移位运算,代码比较简单,下载后可以在代码后添加其他代码以实现其他功能
2019/4/21 3:35:06 2KB verilog
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64乘64乘法器源代码+测试代码+实验截图,一个本科生与研讨生的作业
2016/6/14 19:52:55 149KB FPGA FPGA作业
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包括流水线,用一个移位寄存器和一个加法器就能完成乘以3的操作。
但是乘以15时就需要3个移位寄存器和3个加法器(当然乘以15可以用移位相减的方式)。
有时候数字电路在一个周期内并不能够完成多个变量同时相加的操作。
所以数字设计中,最保险的加法操作是同一时辰只对2个数据进行加法运算,最差设计是同一时辰对4个及以上的数据进行加法运算。
如果设计中有同时对4个数据进行加法运算的操作设计,那么此部分设计就会有危险,可能导致时序不满足。
2020/11/15 19:45:05 80KB verilog 乘法器 数字集成
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浮点数乘法器,verilog,可间接综合
2018/4/2 17:44:09 3KB 浮点数乘法器 verilog FPGA
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在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡