视频课程源:http://xilinx.eetop.cn/category-83目录1从软件工程师的角度来看FPGA架构32VivadoHLS的工作机制53-4HLS设计流程基本概念95任意精度数据类型155.1C语言支持的数据类型155.2sizeof()函数使用165.3设置VisualStudio支持任意精度数据类型176数组类型转换176.1变量的定义和初始化176.2定点数据类型186.3浮点数据类型的定义和初始化196.4隐式数据类型转换196.5显示数据类型转换197VivadoHLS中的复合数据类型207.1结构体207.2枚举类型228VivadoHLS中的C++基本运算239测试平台的基本架构259.1TestBench259.2CTestBench2610测试激励2811测试输出检测与格式控制2811.1Scoreboard2811.2输出格式控制3012接口综合基本介绍3312.1接口综合概述3312.2block-levelinterfaceprotocol和port-levelinterfaceprotocol3413接口综合之数组3514接口综合案例演示3714.1添加寄存器3714.2添加时钟使能信号3814.3指令优化3815for循环优化-基本性能指标4015.1基本衡量指标4015.2for循环pipeline4115.3for循环UNROLL展开4115.4for循环变量i4216for循环优化-循环合并4217for循环优化-数据流4618for循环优化-嵌套的for循环优化5418.1循环嵌套类型5418.2Perfectloopnest示例5518.3Imperfectloopnest示例5619for循环优化-其他优化方法5919.1for循环的并行性5919.2for循环pipeline时的rewind选项6119.3for循环的循环边界是变量时处理方法6420数组优化-数组分割6720.1数组接口6720.2数组分割6721数组优化-数组映射和重组6921.1数组的映射6921.2数组的重组7221.3综合对比7222数组优化-其他优化方法7222.1定义ROM7222.2数组的初始化7423函数层面优化7523.1代码风格7523.2Inline7523.3Allocation7523.3Dataflow7524总结分析7724.1改善吞吐率(Throughput)7724.2改善时延(Latency)7824.3改善资源(Area)79
2023/9/5 14:47:11 8.5MB Vivado FPGA
1
附件为压缩文件,此交通信号灯是用状态机实现,包含数个模块,在该设计中,连接图也已给出,引脚均已配置好,直接烧入板子即可(可能板子型号不同需要重新设置管脚),此设计为我当年交通灯设计组最高分。
2023/9/5 13:35:33 4.31MB Coding Traffic_ligh
1
使用verilogHDL语言编写IIC协议,用FPGA读取mpu6050数据,其他可用IIC读数器件操作类似
2023/9/5 13:24:57 9K verilog IIC mpu6050 fpga
1
一个基于FPGA的乒乓球电路的设计,给出了设计方法和程序的原代码。
2023/9/4 12:01:26 309KB FPGA
1
一种基于FPGA的DFT算法实现的研究,经过本人验证,修改和测试,实现64点的DFT算法设计。
2023/9/4 6:31:30 669KB DFT
1
分集接收技术在紫外通信中的理论分析和实验验证,韩大海,汪新勇,本文研究了分集接收技术在紫外光通信系统中的性能特点,设计了紫外光通信系统下的分集接收算法,并借助FPGA平台实现了分集接收算��
2023/9/4 4:18:09 423KB 紫外光通信
1
系统阐述数字系统开发的相关知识,主要内容包括EDA技术、FPGA/CPLD器件、Verilog硬件描述语言等。
全书以QuartusⅡ、SynplifyPro软件为平台,以Verilog—1995和Verilog—2001语言标准为依据,以可综合的设计为重点,通过大量经过验证的数字设计实例,系统阐述数字系统设计的方法与技术,由浅入深地介绍Verilog工程开发的知识与技能
2023/9/3 11:38:39 9.91MB EDA FPGA Verilo
1
FPGA乐曲演奏电路,里面含有完整的程序,稍加修改就可以转为己用,运行可行
2023/9/3 3:24:29 924KB FPGA 乐曲演奏
1
在FPGA平台上,使用verilog语言编写,在quartusii中编译通过,主要功能是接收串口数据,利用内部的fifo保存数据,然后传输给上位机
2023/9/1 14:30:45 122KB fpga 串口程序
1
基于FPGA的FM调制与解调,资源为FM工程文件和说明文件,软件QuartusII11.0,语言verilogHDL,调制信号为正弦波,载波信号为正弦波,FM调制直接调频(DDS技术),FM解调非相干解调(微分,取绝对值,低通滤波器)。
一个完整的FM调制/解调系统主要分为模数(AD)转换器、FM调制器/解调器和数模(DA)转换器这三部分。
在本次设计中,信源用正弦波代替,载波同样也是正弦波,在FPGA内部通过DDS产生正弦信号来模拟AD采样数据。
在做FM解调器的实现时,调制器的输出直接在FPGA内部连接解调器的输入,不经过DAC输出与ADC输入,解调器直接输入调制后的离散的波形数据。
如图1所示,直接用数字已调信号代替量化后的模拟已调信号,虚线方框内的部分省略掉了。
2023/9/1 14:48:49 8.01MB FPGA调制解调 FM调制解调 Quartus II
1
共 1000 条记录 首页 上一页 下一页 尾页
在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡