本实验要完成的工作主要包括：指令系统的设计，FPGA-CPU的整体结构设计及其细化，逻辑设计的具体实现（VHDL语言程序的编写），软件模仿，以及硬件调试。
这几部分的工作之间是先行后续的关系，也就是只有前一个步骤完成了下一个步骤才可以开始进行，不存在并行完成的情况
这几部分的工作之间是先行后续的关系，也就是只有前一个步骤完成了下一个步骤才可以开始进行，不存在并行完成的情况
2023/2/14 6:18:22
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一个用VerilogHDL言语实现的单时钟周期CPU原代码，里面有完整的工程代码，逻辑图，报告文档等。
此CPU共完成了16条常见MIPS指令。
此CPU共完成了16条常见MIPS指令。
2017/6/21 7:40:17
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计算机组成原理课设要求做的54条cpu用verilogHDL在vivado上编写的MIPS指令集的cpu，可以在N4板上下板运行，具体指令再实验报告和test文件夹中有cputest文件夹是测试指令，在前仿真cpu时可以读取这些txt文件中的指令到内存中去，将结果输出到指定文件中，再与文件夹中的答案对比验证用于前仿真的测试代码与最终的下板代码会有一点差异（关于频率和文件读写等），都是正文掉的，简单修改即可两个实验报告中有比较详细的cpu设计图作为参考
2021/3/9 9:12:40
36.44MB
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计算机组成原理课设要求做的54条cpu用verilogHDL在vivado上编写的MIPS指令集的cpu，可以在N4板上下板运行，具体指令再实验报告和test文件夹中有cputest文件夹是测试指令，在前仿真cpu时可以读取这些txt文件中的指令到内存中去，将结果输出到指定文件中，再与文件夹中的答案对比验证用于前仿真的测试代码与最终的下板代码会有一点差异（关于频率和文件读写等），都是正文掉的，简单修改即可两个实验报告中有比较详细的cpu设计图作为参考
2021/3/9 9:12:40
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基于MIPS指令集的32位五级流水线的CPU设计与Verilog实现。
该CPU可以实现28条基本指令。
基于SMIC0.25μm工艺库，使用DesignCompile与NCVerilog对设计分别进行逻辑综合和后仿，根据面积、时序等信息对设计进行了优化。
最初，为该CPU添加了共享总线，以及UART与GPIO接口，实现了一个简单的SoC，并编写了测试代码，在Modelsim上完成了功能仿真和时序仿真。
该CPU可以实现28条基本指令。
基于SMIC0.25μm工艺库，使用DesignCompile与NCVerilog对设计分别进行逻辑综合和后仿，根据面积、时序等信息对设计进行了优化。
最初，为该CPU添加了共享总线，以及UART与GPIO接口，实现了一个简单的SoC，并编写了测试代码，在Modelsim上完成了功能仿真和时序仿真。
2015/4/3 17:36:36
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RISC_V多周期CPU设计，里面包含基于最新提出的RISC_V指令集设计的多周期CPU，使用Verilog语言，代码正文详细，提供官方给出的测试样例，RV32I基本整数指令四十多条指令都有实现，波形仿真通过。
2018/9/6 6:24:35
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单周期的整个项目，在电脑上安装vivado即可添加项目，我个人使用的是15版的。
另外需要看波形图的，点击仿真，调理相关参数即可
另外需要看波形图的，点击仿真，调理相关参数即可
2020/6/4 7:18:17
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单周期的整个项目，在电脑上安装vivado即可添加项目，我个人使用的是15版的。
另外需要看波形图的，点击仿真，调理相关参数即可
另外需要看波形图的，点击仿真，调理相关参数即可
2020/6/4 7:18:17
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
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