串行结构FIR滤波器的VerilogHDL代码，Vivado工程，含testbench与仿真，仿真结果优秀；
具体说明可参考本人博客。
CSDN博客搜索：FPGADesigner
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2024/2/4 0:02:48
2.25MB
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此文件是EBAZ4205开发板linux的VIVADO工程文件，为2019.02版本。
里面附加了网口IP的测试的vitis工程
里面附加了网口IP的测试的vitis工程
2024/1/31 23:37:35
30.03MB
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FMC(FPGAMezzanineCard)简而言之，是具有特定功能的子卡模块。
FPGA夹层卡(FMC)标准由包括FPGA厂商和最终用户在内的公司联盟开发，属于ANSI标准，旨在为基础板（载卡）上的FPGA提供标准的夹层卡尺寸、连接器和模块接口。
I/O接口与FPGA分离，不仅简化了I/O接口模块设计，同时还能最大化载卡的重复使用率。
本示例为将几个信号通过ZC706上的FMC接口输出到载卡上。
1.源代码：moduletop(clk,CLKW,D3,D2,D1,D0,CLK_RESET,CLK_COMPUTE);inputclk;outputCLKW,D3,D2,D1,D0,CLK_RESET,CLK_COMPUTE;regCLKW,D3,D2,D1,D0,CLK_RESET,CLK_COMPUTE;integercounter=0;parameterN=20;integercounter1=0;regclk_div=0;initialbegin等等
FPGA夹层卡(FMC)标准由包括FPGA厂商和最终用户在内的公司联盟开发，属于ANSI标准，旨在为基础板（载卡）上的FPGA提供标准的夹层卡尺寸、连接器和模块接口。
I/O接口与FPGA分离，不仅简化了I/O接口模块设计，同时还能最大化载卡的重复使用率。
本示例为将几个信号通过ZC706上的FMC接口输出到载卡上。
1.源代码：moduletop(clk,CLKW,D3,D2,D1,D0,CLK_RESET,CLK_COMPUTE);inputclk;outputCLKW,D3,D2,D1,D0,CLK_RESET,CLK_COMPUTE;regCLKW,D3,D2,D1,D0,CLK_RESET,CLK_COMPUTE;integercounter=0;parameterN=20;integercounter1=0;regclk_div=0;initialbegin等等
2024/1/21 3:34:57
814KB
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该书汇集了赛灵思专家团队在客户支持时所碰见的诸多实际案例，以及相对应的解决方案；
还有多年总结下来的设计技巧与代码参数详解。
是您学习和掌握Vivado开发套件的一本不可多得的实战指导资料。
对比于动辄数百页的PDF文档，本书通过9篇文章，总共64页的篇幅向大家详细讲解了那些在设计中非常重要、经常碰见的一些场景下Vivado的正确（高效）的使用方法。
本书目录如下：第一章：十分钟教会你UltraFast第二章：XDC约束技巧之时钟篇第三章：XDC约束技巧之CDC篇第四章：XDC约束技巧之I/O篇(上)第五章：XDC约束技巧之I/O篇(下)第六章：Tcl在Vivado中的应用第七章：用Tcl定制Vivado设计实现流程第八章：在Vivado中实现ECO功能第九章：读懂用好TimingReport
还有多年总结下来的设计技巧与代码参数详解。
是您学习和掌握Vivado开发套件的一本不可多得的实战指导资料。
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2023/12/11 16:09:08
10.25MB
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Verilog做的贪吃蛇游戏，基于EGO1开发板，使用VGA显示，PS2键盘控制，完整的Vivado2017.1工程
2023/12/9 14:45:05
22.87MB
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在日常工作中，钉钉打卡成了我生活中不可或缺的一部分。然而，有时候这个看似简单的任务却给我带来了不少烦恼。
每天早晚，我总是得牢记打开钉钉应用，点击"工作台"，再找到"考勤打卡"进行签到。有时候因为工作忙碌，会忘记打卡，导致考勤异常，影响当月的工作评价。而且，由于我使用的是苹果手机，有时候系统更新后，钉钉的某些功能会出现异常，使得打卡变得更加麻烦。
另外，我的家人使用的是安卓手机，他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说，每次打卡都是一次挑战。他们总是担心自己会操作失误，导致打卡失败。
为了解决这些烦恼，我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习，我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03
15KB