基于FPGA的恒虚警算法的实现,Verilog代码,采用Modelsim仿真
2023/12/15 15:24:57 24.86MB FPGA CFAR Verilog
1
模块采用verilog硬件描述语言编写,可以用于基于IEEE802.15.4协议的Zigbee技术,加密时采用128bit。
2023/12/15 7:11:41 21KB Zigbee 802.15.4 AES Verilog
1
里面有分别用电路原理图和Verilog代码写的生成golg序列和m序列的模块,是.v和.bdf文件,可以直接拿来使用,对于通信和电子专业的同学有很大的参考意义,毕设时候写的。
2023/12/11 20:15:07 3KB verilo gold序列 m序列 FPGA
1
ADS8329Verilogfpga驱动源码,2.7V至5.5V16位1MSPS串行模数转换器ADC芯片ADS8329数据采集的verilog代码,已经用在工程中,可以做为你的设计参考。
1
[免费免费]Verilog代码占空比测量,实时读取数据,实时变化
2023/11/27 18:21:39 946B Verilog计算占空比
1
本ppt是本人学习AD9361的阶段性总结,讲述了AD9361的数据接口的几种工作模式,对其时序图以及相关引脚做了较为详细的说明。
相关的verilog代码已经完成,如果有需要,可以相互学习交流。
本人乐于交流学习。
2023/11/14 8:03:24 1.33MB AD9351接口
1
北航计算机组成课程设计支持20条指令的流水线CPU的Verilog代码实现,内包含源代码和相应的测试文件
2023/11/10 0:38:15 31KB 流水线CPU
1
用verilog编写的密码锁子程序,并且在sopc试验箱上能正确使用的程序
2023/10/12 12:51:54 5KB 密码锁
1
前段时间做一个项目时写的,对深入认识AHB协议非常有帮助,拿出来分享!项目
2023/10/11 19:08:25 1KB AHB总线 slave ram verilog
1
eda入门级设计,本实例是3-8译码器verilog代码,可综合!
2023/10/5 22:01:02 80KB 3-8译码器
1
共 112 条记录 首页 上一页 下一页 尾页
在日常工作中,钉钉打卡成了我生活中不可或缺的一部分。然而,有时候这个看似简单的任务却给我带来了不少烦恼。 每天早晚,我总是得牢记打开钉钉应用,点击"工作台",再找到"考勤打卡"进行签到。有时候因为工作忙碌,会忘记打卡,导致考勤异常,影响当月的工作评价。而且,由于我使用的是苹果手机,有时候系统更新后,钉钉的某些功能会出现异常,使得打卡变得更加麻烦。 另外,我的家人使用的是安卓手机,他们也经常抱怨钉钉打卡的繁琐。尤其是对于那些不太熟悉手机操作的长辈来说,每次打卡都是一次挑战。他们总是担心自己会操作失误,导致打卡失败。 为了解决这些烦恼,我开始思考是否可以通过编写一个全自动化脚本来实现钉钉打卡。经过一段时间的摸索和学习,我终于成功编写出了一个适用于苹果和安卓系统的钉钉打卡脚本。
2024-04-09 15:03 15KB 钉钉 钉钉打卡